Преобразователь двоично-десятичных чисел в двоичные

 

Изобретение относится к области вычислительной техники и может Пыть использовано в спе1и1ализироваиных и универсальных вьгчиcлитeльFIыx устройствах . Цель изобретения - расширение класса решаемьк задач за счет возможности преобразования в восьмеричный избыточный код. Указанная цель достигается за счет дополнительного введения в преобразователь сумматора, Двух регистров, двух триггеров, трех злементов задержки, двух элементов И-ИЛИ, двух -элементов ШИ, трех элементов И и трех элементов НЕ. Изобретение является дополнительным к авт. св. № 742924. 1 ил.

,Cr- """ ;, .i»

4. 1;,„СОЮЗ СОВЕТСКИХ вЂ” СОЯ1АЛИСТИЧЕСНИХ

4 " . РЕСПУБЛИН

1. 80«, 12627И (51)4 Н 03 М 7/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР 1

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ВЩ"(} м, ° р опнолник изоы ктьния

H А ВТСРСЙОМУ ИЗИДЕТЕЛЬСТВУ (61) 742924 (21) 3801461/24-24 (22) 09.10.84 (46) 07.10.86. Вюл. У 37 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Е.Золотовский и Р.В.Коробков (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 742924, кл. G 06 F 5/02, 1978. (54) ЦРЕОВРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯ—

ТИЧНЫХ ЧИСЕЛ В ДВОИЧНЫЕ (57) Изобретение относится к области вычислительной техники и может Гыть использовано в специализированных и универсальных вычислительных устройствах, Цель изобретения — расширение класса решаемых задач эа счет нозможности преобразования в восьмеричный избыточный код, Укаэанная цель достигается за счет дополнительного введения в преобразователь сумматора, двух регистров, двух триггеров, трех элементов задержки, двух элементов И-ИЛИ, двух элементов

ИЛИ, трех элементов И и трех элементов HE. Изобретение янляется цополнчтельным к ант. св. Р 742924. 1 ил, 1262733

+5 +4 +3 +2 +1 0 -1 "2 -3 -4

0101 0100 0011 0010 0001 0000 1111 1110 1101 1100

В вспомогательном коде:

+4 +3 +2 +1 0 -1 -2,-3

0100 0011 0010 0001 0000 1111 111.0 1101

Изобретение относится к вычислительной технике, может быть использо- вана в специализированных и универсальных вычислительных устройствах и является усовершенствованием устройства по авт. св. 8 742924, Цель изобретения — расширение класса решаемых задач за счет воэможности преобразования в восьмеричный usбыточный код.

На чертеже представлена схема предлагаемого преобразователя, Схема содержит первый сумматор 1, элемент 2 задержки, сдвиговый регистр 3, элементы И-ИЛИ 4-6, трехраэрядный регистр 7 сдвига, четырехраэрядный регистр 8. сдвига, адновибратор 9, элементы И 10-12, триггеры

13 и 14, регистры 15 и 16, элементы

ИЛИ 17 и 18, элементы 19"21 задержки, второй сумматор 22, элементы

HR 23-25, элементы И-КШ 26 и 27, входы 28-32, выходы 33-36 преобразователя.

Выход суммы сумматора 1 преобразователя двоична-десятичных чисел в двоичные соединен с входом элемента И 10 и D-входом триггера 13. Второй вход элемента И и С-вход триггера 13 соединены с входами 28 и 29 устройства соответственно. Выход

Элемента И 10 соединен с инфармационНым входом трехразряднаго регистра

l5. Вход управления сдвигом в регистре 15 соединен с входом 30 устройства, Выходы разрядов регистра 15 соединяются с входами трехраэрядного регистра 16. Вход управления записью регистра 16 соединен с входом

31 устройства. Выходы разрядов регистра 16 через элемент ИЛИ 17 и элемент 19 задержки соединены с

S-входом RS-триггера 14. R-вход триггера 14 соединен с входом 32 устройства.

Первый (младший), второй и третий разряды регистра 16 соединены с входами первого, второго и третьего разрядов четырехраэряднога сумматора 22 и входами элементов НЕ 23-25. С выходов регистра 16 считываются три младших разряда(а, а и а ) (1 неоткорректированной васьмеричйой

5 цифры. Четвертый старший разряд ее а„ формируется в элементе И-ИЛИ 26 ритму: а4 а а Ча

С выхода элемента И-ЙЛИ 26 а„ поступает на вход четвертого разряда сумматора 22. Конъюнкция единичных выходов триггеров 13 и 14, сформированная элементом И 11, поступает на второй вход младшего pasряда сумматора 22. В элементе И

15 12 и элементе И-ИЛИ 27 формируются соответственно положительный перенос . П и отрицательный перенос П в. старший восьмеричныи раэряд1 причем:

П =т а

20 П = Тэ Т,„ à. va pa,ET„VT,з tr a ga V где. Т, Т1, T,„è Т4 — единич ьй и инверсный выходы триг25 геров 13 и 14.

Сформированные переносы задерживаются в элементах 20 и 21 задержки на три такта (на один восьмеричный

30 разряд) и через элемент ИЛИ 18 поступают на третий вход младшего разряда сумматора 22, Отрицательный перенос иэ элемента 21 задержки поступает на вторые входы второго, третьего

З5 и четвертого разрядов сумматора 22.

Выходы разрядов 22 являются выходами

33-36 устройства.

Устрайатва работает следующим образом.

40 В преобразователе формируется дополнительный двоичный код масштабированнай величины младшими разрядами вперед. С помощью дополнительных элементов он преобразуется в избыточный восьмеричный кад, В по следнем используется основное и вспомогательное кодирование. В.основном коде восьмеричные цифры представляются следующим образом:

1262 )33

15

В преобразователь двоично-десятичные цифры поступают последовательно.

После поступления каждой цифры на вход 29 в такте, отведенном для передачи знака, подается сигнал записи, поступающий на D-вход триггера 13, поэтому в триггер запишется знак преобразуемого числа еще до завершения преобразования. После завершения преобразования на вход

28 поступает сигнал разрешения выдачи восьмеричного кода длительностью в один цикл, По этому сигналу элемент И 10 открывается не меняясь.! (моменту прихода триады, следущей эа первой, отличной от нуля, триггер 14 переходит в единичное состояние. Алгоритм формирования восьмеричной цифры не меняется. Очередная восьмеричная цифра складывается с переносом П или П в сумматоре 22. Если преобразуемое число ее имеет знак "-", сумма цифры и переноса увеличивается на единицу младшего разряда, формируемую элементом И 11. В результате формирование восьмеричной,цифры на выходах

33 36 (Б, Б Б, S ) и двоичньп» код числа поступает на вход регистра ЗО

15, на вход управления сдвигом кото" рого поступает непрерывная тактовая серия.

В первом, второи и третьем тактах цикла в регистр 15 запишутся три младших разряда двоичного числа, которые затем по сигналу зиписи, поступающему на вход 31, перепишутся в регистр 16. В дальнейшем в регистр 16 записывается 4-6 разряды двоичного числа, которые опять пеРепишутся в регистр 16, и так далее.

В результате на выходах регистра 16 формируется последовательно-парал.лельный код, в котором триады передаются последовательно друг за другом, а разряды каждой триады - параллельно. Время передачи одной, триады составляет три такта. Если младшие триады числа нулевые, триггер 12 (предварительно сброшенный в ноль

;:по входу 32) остается в нуле, а

+ ю 4

* П =П =О.

С выходов сумматоров считывается восьмеричный ноль 0000. Пусть в регистр 16 поступила первая триада, отличная от нуля. Благодаря трехтактному элементу 19 задержки триггер

14 перейдет в единичное состояние лишь к приходу следующей триады.

На выходах регистра !6 и элемента

И-ИЛИ 26 будет формироваться восьмеричная цифра, на выходах элементов

И !2 и И-ИЛИ 27 — переносы в соответствии с табл, 1.

При поступлении на входы сумматора 22 первой восьмеричной цифры, отличной от нуля, переносы II " "П на входах сумматора 22 отсутствуют и цифра проходит на входы устройства происходит в соответствии с табл. 2.

Формула изобретения

Преобразователь двоично-десятичных чисел в двоичные по авт, св, Ф 742924, отличающийся тем, что, с целью расширения класса решаемых задач за счет воэможности преобразования в восьмеричный избыточный код, в него введены сумматор, два регистра, два триггера, три элемента задержки, два элемента И-ИЛИ, два элемента ИЛИ, три элемента И, три элемента НЕ, причем выход суимы первого сумматора соединен с первыми входами первого триггера и первого элемента И, вторые входы которых соединены соответственно с инфориационныи входом и входом разрешения выдачи восьмеричного кода преобразователя, выход первого элемента И подключен к информационному входу первого регистра, вход управления сдвигом которого соединен с тактовым входим преобразователя, выходы разрядов первого регистра соединены с соответствующими информационными входами второго регистра, выходы которого через первый элемент ИЛИ подключены к входу второго элемента задержки, выходом соединенного с первым входом второго триггера, второй вход которого подключен к установочному входу преобразователя, выходы второго регистра соединены с первым, вторым и третьим входами второго сумматора, входами первого, второго и третьего элеиентов НЕ, с соответствующими входами четвертого и пятого элементов И-ИЛИ, выходы первого, второго и третьего элементов НЕ подключены к входаи пятого элемента И-ИЛИ, выход четвертого элемента. И-ИЛИ подключен к первому

1262733

4 тий элемент задержки подключен к ..первому входу второго элемента ИЛИ, выход пятого элемента И-ИЛИ через четвертый элемент задержки соединен с вторым входом второго элемента ИПИ и с шестого по восьмой входами второго сумматора, выход второго элемента

ИЛИ подключен к девятому входу второго сумматора, выходы которого явля16 ются выходами преобразователя.

Т а б л .и ц а .1

Входы регистра 8

sQ s j 6

Триггер

Восьмеричная цифра Перенос а а а а, П П

Т, 0 0 О О

О О О

0 0

0 0

0 0

0 0

0 О 1 0

1 0

О

1 1

0 О 0

0 0 I

0 1 0

1 0 0

О !

1 0 г Ф входу третьего элемента И и к четвертому входу второго сумматора, второй вход третьего элемента И соедйнен с вторым выходом первого триггера, первый и второй входы второго элемента И соединены с первыми выходами первого и второго триггеров, выход второго элемента И соединен с пятым входом второго сумматора, выход третьего элемента И через тре0 0 0

0 0 1

0 1 О

1 0 О

1 О

1 1 0

1 1

0 О 1" 1

1 0 !

1 1 О

1 1 1 1

0 О О 0

О О 0

О 0 О

О 0 1 1

0 1 0 0

1 1 0 1! 1 1 0

1 1 1 1

1 О

1 0

1 0

0 О

0 1

0 1

0 1

0 0 0 0

0 О

Перенос

l262733

III

)а а

П П а а ° а

0 0

0 0

0 0

0 0

0 0

0 0 0 0

0 0 0 I

0 0 0

0 0 1

0 0 0

1 1 0 1.

1 1 1 0

1 1 1 1 1 0

1 0

t О.

0 0 0 1

0 0 1 0

0 1

0 1

0 0

0 0 1 1

0 0

0 0

1 1 0

1 1 1 0

1 1 1

1.

0 0 0 0

0 0

0 0

1 1 0

1 1 1 ьподы регистра

0 0 0

0 0

0 1 0

0 1

1 0 0

1 0 1

1 1 0

1 1

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

Т а б л н ц а 2

Триггер Восьмеричная цифра

0 1 О 0 0 0