Устройство цифрового запоминания частоты
Устройство цифрового запоминания частоты содержит понижающий и повышающий квадратурные преобразователи, два синтезатора частот, устройство цифровой обработки и запоминания радиосигнала на промежуточной частоте, шинный формирователь и формирователь сигналов управления, задающий тактовый генератор и внешнее устройство - персональный компьютер. Выход первого синтезатора частоты соединен с соответствующими входами понижающего и повышающего квадратурных преобразователей, выходы которых соединены с цифровыми входами устройства цифровой обработки и запоминания радиосигнала на промежуточной частоте. Выходы устройства цифровой обработки соединены с входами повышающего квадратурного преобразователя, выход которого является выходом преобразованного радиосигнала наделенного помехой. Выход второго синтезатора частот соединен с пятью управляющими входами устройства цифровой обработки. Вход/выход управляющей шины соединен с шинным формирователем, вход/выход которого соединен с персональным компьютером. Восемь выходов внешних синхронизирующих сигналов шинного формирователя соединены с соответствующими входами устройства цифровой обработки. Устройство позволяет создавать имитационные отметки по дальности, имитационные отметки по скорости, уводящие помехи по дальности и скорости, шумовые помехи, такие как доплеровский шум с перестраиваемой полосой, широкополосный фазовый шум с перестраиваемой полосой, а также различные их комбинации, например, как увод по дальности на фоне широкополосного шума, или увод по скорости на фоне доплеровского шума и др.
Полезная модель относится к системам радиоэлектронного противодействия и служит для записи, запоминания и воспроизведения радиосигналов в цифровой форме и предназначено для получения и хранения в цифровой форме копии радиочастотного сигнала с целью ее последующей цифровой обработки и формирования сигналов, наделенных модуляцией различного вида.
Известно цифровое запоминающее устройство (Filippo Neri, Introduction to Electronic Defense Systems. Apteeh House, Inc. Boston, London, 1991. Перевод Филиппо Нери, Введение в системы радиоэлектронной защиты, ФГУП «ЦНИРТИ», 2003, стр.317-319), которое содержит понижающий и повышающий квадратурные преобразователи, два аналого-цифровые (АЦП) и цифро-аналоговые (ЦАП) преобразователи, цифровую память, гетеродин и тактовый генератор. Понижающий квадратурный преобразователь имеет сигнальный вход, вход гетеродина и два выхода для сигнала совпадающего по фазе (прямой) с входным радиосигналом и квадратурный сигнал. АЦП и ЦАП прямого сигнала имеют входы синхронизирующего сигнала по одному входу и одному выходу. АЦП и ЦАП квадратурного сигнала имеют по сигнальному входу и входу синхронизирующего сигнала и одному выходу преобразованного входного сигнала. Цифровая память имеет входы и выходы прямого и квадратурного сигналов. Выходы понижающего квадратурного преобразователя соединены с входами соответствующих АЦП, выходы которых соединены с соответствующими входами цифровой памяти. Выходы цифровой памяти соединены с входами соответствующих ЦАП, выходы которых соединены с соответствующими входами повышающего квадратурного преобразователя. Входы понижающего и повышающего квадратурного преобразователя соединены с выходом гетеродина. Выход тактового генератора соединен с входами сигнала синхронизации АЦП и ЦАП квадратурного сигнала и принятого сигнала тоже.
Устройство работает следующим образом. На вход понижающего квадратурного преобразователя поступает радиосигнал, подлежащий преобразованию. Понижающий квадратурный преобразователь преобразует входной радиосигнал в два квадратурных сигнала промежуточной частоты. АЦП квадратурные сигналы преобразуют в цифровые сигналы, которые заносятся в память запоминающего устройства. Для воспроизведения радиосигнала, достаточно извлечь из памяти с той же самой тактовой частотой два квадратурных сигнала, дубликаты запомненных сигналов. Эти сигналы на выходе повышающего квадратурного преобразователя позволяют сформировать радиосигнал, идентичный
поступающему радиосигналу, с некоторыми ложными компонентами, вызванные выбором квантования.
Аналог работает только как ретранслятор сигнала и под управлением компьютера, т.е. любые преобразования над копией запомненного сигнала могут быть осуществлены только компьютером. А это приводит к невозможности формирования имитационных помех в реальном масштабе времени, за счет значительного увеличения времени задержки от момента записи сигнала до момента воспроизведения помехи.
Наиболее близким решением (прототипом) является Mixed-Signal ASIC Design for Digital RF Memory Applications (Michael J. Groden, LNX Corporation 8B Indastrial Wai, Salem NH 03079, 1603-898-6800 Mikeq&inxcorp.com).
Прототип содержит (фиг.1) понижающий НКП 1 и повышающий ПКП 2 квадратурные преобразователи, синтезатор частоты гетеродина СЧ1 3, аналого-цифровые преобразователи АЦП 8, 9 для преобразования аналогового радиосигнала в квадратурные составляющие сигнала промежуточной частоты в цифровые сигналы и цифроаналоговые преобразователи ЦАП 19, 20, преобразующие цифровые квадратурные составляющие сигнала промежуточной частоты в аналоговые квадратурные сигналы.
Прототип содержит микросхему 5 в которую входят АЦП 8, 9, ЦАП 19, 20, схема упаковки квадратурных цифровых отсчетов У 10, которая включает в себя субблок корректирующей сетки и кодирования КС 26, блок сигнального канала БСК 14 с линией рециркуляции ЛР 29, схема распаковки 16, детектор 11 и программный контроллер ПК 17 с субблоком синхронизации и управления СУ 27, интерфейс с внешней памятью ИВП 28 и внешнюю память ПД 13.
Понижающий квадратурный преобразователь НКП 1 имеет сигнальный вход, вход гетеродина и два выхода для прямого сигнала (сигнала, совпадающий по фазе с входным радиосигналом) и для квадратурного сигнала (сигнал, отличающийся по фазе на 90 градусов от входного радиосигнала). АЦП 8, 9 имеет два квадратурных входа от прямого и квадратурного сигналов и одну выходную цифровую шину для оцифрованных данных. Блок КС 10 имеет одну входную шину данных цифровых сигналов и одну выходную шину кодированных данных фазы. Блок упаковки У 10 имеет одну входную шину кодированных данных фазы, один вход синхронизирующего сигнала и две выходных шины упакованных данных для блока БКС 14 и блока ИВП 28. Блок БКС 14 имеет одну входную шину данных от блока У 10, один вход синхронизирующего сигнала, одну выходную шину для передачи данных на блок Р 16 и один цифровой вход соединенный с одним цифровым выходом линией рециркуляции ЛР 29. Блок распаковки Р 16 имеет одну входную шину данных от блока БСК 14, одну входную шину данных от блока ИВП 28, один вход
синхронизирующего сигнала и одну выходную шину данных поступающих на ЦАП 19, 20. ЦАП имеет одну входную шину данных от блока Р 16, и два выхода квадратурных сигналов промежуточной частоты. Повышающий квадратурный преобразователь ПКП 2 имеет два входа квадратурного сигнала промежуточной частоты, один вход гетеродина и один сигнальный выход. Синтезатор частоты СЧ 13 имеет два выхода сигнала гетеродина. Детектор Д 11 имеет два входа квадратурных сигналов и один выход преобразованного сигнала. Блок синхронизации и управления СУ 27 имеет один вход преобразованного сигнала и три выхода синхронизирующего сигнала. Блок ИВП 28 имеет одну входную шину упакованных данных от блока У 10, один вход синхронизирующего сигнала, одну выходную шину для передачи данных на блок 16 и одну цифровую двунаправленную шину для обмена данными с внешней памятью ПД 13. Внешняя память данных ПД 13 имеет одну двунаправленную шину для обмена данными с ИВП 28.
Выходы синтезатора частоты СЧ1 соединены с входами понижающего НКП 1 и повышающего НКП 2 квадратурных преобразователей. Выходы НКП 1 соединены с соответствующими входами АЦП, выход которого соединен со входом блока КС 2. Выход КС 26 соединен со входом блока У 10, один выход которого соединен со входом блока БСК 14, выход которого соединен со входом блока Р 16, выход которого соединен со входом ЦАП, два выхода которого соединены с соответствующими входами ПКП 2.
Выходы НКП 1 соединены с соответствующими входами детектора Д 11, выход которого соединен со входом блока СУ 27, выходы которого соединены с входами блока У 10, блока БСК 14 и блока Р 16. Второй выход блока У 10 соединен со входом блока ИВП 28, выход которого соединен со вторым входом блока Р 16. Двунаправленный вход/выход блока ИВП 28 соединен с двунаправленным выходом/входом внешней памяти ПД 13.
Прототип работает следующим образом. На вход НКП 1 поступает радиосигнал, подлежащий преобразованию. НКП 1 преобразует входной сигнал в два квадратурных сигнала промежуточной частоты. АЦП 8 и 9 квадратурные сигналы преобразует в цифровые сигналы, которые кодируются в 4-х битовые значения фазы в блоке КС 26 и упаковываются в пачки по 20 бит в блоке У 10. Упаковка оцифрованных данных по 20 бит в пачке уменьшает частоту тактирования в 4 раза, что облегчает передачу данных во внешнюю память. Одновременно квадратурные сигналы с выхода НКП 1 поступают на детектор Д 11, в котором формируются сигналы, используемые в блоке СУ для синхронизации и управления работой блока сигнального канала БКС 14, блока упаковки цифровых данных У 10, блока распаковки цифровых сигналов и блока интерфейса внешней памяти ИВП 28.
Упакованные цифровые данные с блока У 10 поступают в блок сигнального канала, в котором эти данные под управлением синхронизирующих сигналов, поступающих с блока СУ 27, могут быть задержаны на фиксированную задержку перед тем, как быть переданными на блок распаковки Р 16, либо поступать в линию рециркуляции ЛР 29, используемую для формирования непрерывного сигнала из запомненной цифровой копии. Альтернативно упакованные цифровые данные с блока У 10 поступают на блок интерфейса внешней памяти ИВП 28, откуда передаются во внешнюю память данных ПД 13 в которой они хранятся. В памяти данных запомненные цифровые копии сигнала могут быть скорректированы и переданы обратно в интерфейс внешней памяти для их последующего воспроизведения. Кроме того, во внешней памяти может быть синтезирован сигнал частоты промежуточного диапазона, и этот синтезированный сигнал может быть в последствии воспроизведен.
Упакованные цифровые данные с выхода блока сигнального канала или с интерфейса внешней памяти поступают на блок распаковки Р 16, в котором 20-ти битовые цифровые данные распаковываются в 4-х битовые цифровые отсчеты фазы, которые, в свою очередь, с помощью встроенных синусных/косинусных таблиц преобразуются в цифровые квадратурные сигналы, поступающие на ЦАП 19, 20. ЦАП преобразует цифровые квадратурные сигналы в квадратурные сигналы промежуточной частоты, которые поступают на ПКП 2, на выходе, которого формируется преобразованный радиочастотный сигнал. Прототип может формировать только один ответный сигнал с одним видом помехи.
Задача полезной модели - увеличение количества ответных сигналов с разными видами помех.
Технический результат полезной модели состоит в расширении ее функциональных возможностей за счет увеличения числа ответных сигналов наделенных разными видами помех.
Устройство полезной модели ее и работа поясняются рисунками.
На фиг.1 представлена блок-схема прототипа.
На фиг.2 представлена блок-схема полезной модели.
На фиг.3 представлена разукрупненная блок-схема блока сигнальных каналов.
На фигурах введены обозначения:
1 - понижающий квадратурный преобразователь (НКП);
2 - повышающий квадратурный преобразователь (ПКП);
3 - первый синтезатор частот (СЧ1);
4 - второй синтезатор частот (СЧ2);
5 - устройство цифровой обработки и запоминания радиосигнала на промежуточной частоте (на фиг.2 устройство 5 обведено пунктиром);
6 - шинный формирователь и формирователь сигналов управления (ФСУ);
7 - задающий тактовый генератор (ЗТГ);
8 - аналого-цифровой преобразователь прямой составляющей входного сигнала (АЦП I);
9 - аналого-цифровой преобразователь квадратурной составляющей входного сигнала (АЦПQ);
10 - буфер-упаковщик (У);
11 - цифровой детектор сигнала (Д);
12 - арифметическое устройство (АУ);
13 - блок памяти данных (ПД);
14 - блок сигнальных каналов (БСК);
15 - генератор шума (ГШ);
16 - буфер-распаковщик (Р);
17 - программный контроллер (ПК);
18 - делитель частоты тактового сигнала (ДЧТС);
19 - цифро-аналоговый преобразователь прямой составляющей сигнала (ЦАПI);
20 - цифро-аналоговый преобразователь квадратурной составляющей сигнала (ЦАПQ);
21 - внешнее устройство (ВУ);
22 - набор канальных регистров (НКР);
23 - набор из восьми независимых каналов прямого доступа к памяти (ПДП8К)
24 - схема приоритета блока сигнальных каналов (ПБСК);
25 - мультиплексор блока сигнальных каналов (МБСК);
26 - корректирующая сетка (КС);
27 - блок синхронизации и управления (СУ);
28 - интерфейс с внешней памятью (ИВП);
29 - линия рециркуляции (ЛР).
Состав полезной модели и функциональное назначение входов и выходов ее блоков
Технический результат полезной модели достигается за счет того, что она содержит: (фиг.2) понижающий 1 (НКП) и повышающий 2 (ПКП) квадратурные преобразователи, первый 3 (СЧ1) и второй 4 (СЧ2) синтезаторы частот, устройство 5 цифровой обработки и запоминания радиосигнала на промежуточной частоте, шинный формирователь и формирователь сигналов управления 6 (ФСУ), задающий тактовый генератор 7 (ЗТГ) и внешнее устройство 21 (ВУ). ВУ 21 предназначено для загрузки рабочей программы в
память команд программного контроллера (ПК) 17, подачи управляющего сигнала, под воздействием которого рабочая программа начинает выполняться. В качестве ВУ 21 может быть использован персональный компьютер.
Блок НКП 1 имеет вход входного радиосигнала, вход сигналов блока СЧ1 3 и выходы прямой и квадратурной составляющих радиосигнала на промежуточной частоте.
Блок ПКП 2 имеет входы прямой и квадратурной составляющей преобразованного радиосигнала на промежуточной частоте, вход сигнала блока СЧ1 3 и выход преобразованного выходного радиосигнала.
Блоки СЧ1 3 и СЧ2 4 имеют входы сигналов блока ЗТГ 7 и выходы синтезированных частот.
Устройство 5 цифровой обработки и запоминания радиосигнала на промежуточной частоте, содержит аналого-цифровой преобразователь прямой 8 (АЦП I) и квадратурной 9 (АЦПQ) составляющих входного радиосигнала, буфер-упаковщик 10 (У), детектор 11 (Д), арифметическое устройство 12 (АУ), память данных 13 (ПД), блок сигнальных каналов 14 (БСК), генератор шума 15 (ГШ), буфер-распаковщик 16 (Р), программный контроллер 17 (ПК), делитель частоты тактового сигнала 18 (ДЧТС), цифро-аналоговый преобразователь прямой 19 (ЦАПI) и квадратурной 20 (ЦАП Q) составляющих сигнала.
Устройство 5 имеет вход/выход двунаправленной шины обмена данными между ним и блоком ФСУ 6, входы прямой и квадратурной составляющей радиосигнала на промежуточной частоте, выходы прямой и квадратурной составляющей преобразованного радиосигнала на промежуточной частоте, пять входов сигнала блока СЧ2 4 на блоки АЦПI, АЦП Q, ЦАПI, ЦАПQ и ДЧТС и восемь входов синхронизирующих сигналов INT0÷INT7, поступающих от блока ФСУ 6.
Блоки АЦПI 8 и АЦПQ 9 имеют входы квадратурных составляющих входного радиосигнала на промежуточной частоте, входы сигналов второго синтезатора частот СЧ2 4 и цифровые выходы сигналов квадратурных составляющих радиосигнала на промежуточной частоте.
Блок У 10 имеет входы цифровых сигналов квадратурных составляющих радиосигнала на промежуточной частоте, вход сигналов управляющей шины блока ПК 17, две выходные шины цифровых упакованных данных.
Блок Д 11 имеет вход упакованных цифровых данных, вход сигналов управляющей шины ПК 17, три выхода синхронизирующих сигналов RS, RF, IQC, которые используются для синхронизации работы блока БСК 14 и выход шины, по которой передается измеренное значение мощности входного радиосигнала.
Блок АУ 12 имеет вход сигнала управляющей шины ПК 17, вход числовых значений случайных коэффициентов блока ГШ 15, вход/выход двунаправленной шины обмена данными между блоком АУ 12 и блоком БСК 14.
Блок ПД 13 имеет вход сигнала управляющей шины блока ПК 17 и вход/выход двунаправленной шины обмена данными между блоками ПД 13 и БСК 14. По шине от блока ПК 17 поступают управляющие цифровые коды, обеспечивающие соответствующие режимы работы управляемых блоков У 10, Д 11, АУ 12, ПД 13, БСК 14, ГШ 15 и Р 16. Например, под управлением сигналов блока ПК 17, буфер упаковщик может программно понижать тактовую частоту записи сигнала.
Блок БСК 14 (фиг.3) содержит набор канальных регистров (НКР) 22, набор из восьми независимых каналов прямого доступа к памяти (ПДП8К) 23, схему приоритета блока сигнальных каналов (ПБСК) 24 и мультиплексор блока сигнальных каналов (МБСК) 25. Управляющий вход субблока НКР 22 соединен с управляющей шиной блока ПК 17, а его цифровой вход соединен с выходом блока Д 11, выход цифрового значение измеренной амплитуды (мощности) радиосигнала субблока НКР 22 соединен с соответствующим входом субблока 23. Субблок 23 имеет вход шины упакованных данных от блока У 10, вход/выход блока памяти данных ПД 13, вход/выход двунаправленной шины обмена данными с блоком АУ 12 и вход управляющей шины блока ПК 17, восемь сигнальных входов синхронизирующих сигналов INT0÷INT7, поступающих от блока ФСУ 6, три сигнальных входа от детектора, который формирует синхронизирующие сигналы RS, RF, IQC для синхронизации работы блока БСК 14. Кроме того, субблок 23 имеет выходы восьми шин синхронизирующих сигналов, которые соединены с соответствующими входами блока ПБСК 24, который имеет вход управляющей шины блока ПК 17 и два цифровых выхода, соединенных с соответствующими входами блока МБСК 25. Этот блок имеет управляющий вход, соединенный с управляющей шиной блока ПК 17 и выход шины данных, передаваемых на блок Р 16.
В зависимости от заданного режима работы блока ПДП 23 канал может получать данные из блока У 10, либо из блока ПД 13 и передавать их на блок АУ 12, в котором осуществляются арифметические действия с копией записанного сигнала, получать из блока АУ модифицированную копию и передавать ее в схему приоритетов блока сигнальных каналов субблока ПБСК 24. Субблок ПБСК 24 работает под управлением блока ПК 17. В соответствии с заданными приоритетами из субблока ПБСК 24 на мультиплексор блока сигнальных каналов субблока МБСК 25 поступают данные только от двух самых приоритетных каналов. В субблоке МБСК 25 осуществляется режим
мультиплексирования, если он разрешен, и данные с двух каналов субблока ПДП 23 с разделением во времени поступают на блок Р 16.
Работа субблока ПДП каналов синхронизируется сигналами RS, RF и IQC, поступающими от детектора 11 или сигналами INT0÷INT7, поступающими от ФСУ 6. Кроме оцифрованных копий сигнала, канал субблока ПДП 23 передает на блок АУ 12 также и числовые значения коэффициентов необходимые для проведения арифметических вычислений. Эти коэффициенты считываются из соответствующих регистров, расположенных в наборе канальных регистров субблока НКР 22.
Блок ГШ 15 имеет вход сигнала блока ДЧТС 18, выход сигнала шума и вход управляющей шины блока ПК 17.
Блок Р 16 имеет вход шины упакованных данных от блока БСК 14, вход управляющей шины блока ПК 17 и два выхода шин распакованных цифровых квадратурных сигналов.
Блок ПК 17 имеет вход/выход двунаправленной шины обмена данными с блоком ФСУ 6 и выход управляющей шины программного контроллера.
Блок ДЧТС 18 имеет вход сигнала синтезированных частот второго синтезатора 4 СЧ2 и выход преобразованной частоты уменьшенной в четыре раза.
Блоки ЦАПI 19 и ЦАП Q 20 имеют входы цифровых квадратурных сигналов и аналоговые выходы прямой и квадратурной составляющих преобразованного радиосигнала на промежуточной частоте, и входы сигналов второго синтезатора частот СЧ2 4.
Блок ФСУ 6 имеет выход/вход двунаправленной шины обмена данными с блока ПК 17, вход/выход двунаправленной шины чтения/записи данных блока ВУ 21 и восемь выходов синхронизирующих сигналов INT0÷INT7.
Блок ЗТГ 7 имеет выходы задающего тактового сигнала на СЧ1 3 и СЧ2 4.
Описание электрических связей
Выход блока ЗТГ 7 (фиг.2) соединен с управляющими входами блоков СЧ1 3 и СЧ2 4. Выход блока СЧ1 3 соединен с входами сигналов синтезированных частот блоков НКП 1 и ПКП 2. Выходы прямой и квадратурной составляющих сигнала промежуточной частоты блока НКП 1 соединены с соответствующими входами блоков АЦП I 8 и АЦПQ 9. Входы синтезированных тактовых частот блоков АЦПI 8 и АЦП Q 9 соединены с выходом блока СЧ2 4, а их цифровые выходы соединены с цифровыми входами блока У 10, управляющий вход которого соединен с шиной блока ПК 17.
Первый цифровой выход упакованных данных блока У 10 соединен с цифровым входом блока БСК 14, а его второй цифровой выход упакованных данных соединен со
входом блока Д 11, у которого имеются три выхода синхронизирующих сигналов RS, RF, IQC, которые соединены с соответствующими входами блока БСК 14, и выход шины, по которой передается цифровое значение измеренной мощности радиосигнала, которая соединена с соответствующим входом блока БСК 14. Управляющий вход блока У 10 соединен с шиной блока ПК 17
Вход/выход чтения/записи данных блока БСК 14 соединен двунаправленной шиной с входом/выходом чтения/записи блока ПД 13, управляющий вход которого соединен с шиной блока ПК 17. Вход/выход записи/чтения блока БСК 14 соединен двунаправленной шиной с выходом/входом чтения/записи арифметически преобразованных данных блока АУ 12, управляющий вход которого соединен с шиной блока ПК 17.
Управляющий вход ГШ 15 соединен с шиной блока ПК 17, а его выход соединен с входом блока АУ 12. Выход сигнала тактовой частоты блока ДЧТС 18 соединен с соответствующими входами блоков ГШ 15 и ПК 17, а вход ДЧТС 18 соединен с выходом блока СЧ2 4.
Вход блока БСК 14 соединен с выходом буфера упакованных данных блока У 10, его управляющий вход соединен с шиной программного контролера ПК 17, его цифровой выход соединен с соответствующим входом блока Р16, выходы которого соединены с соответствующими входами блоков ЦАПI 8 и ЦАП Q 9. Вход управляющего сигнала блока Р 16 соединен с управляющей шиной блока ПК 17. Выходы аналоговых сигналов блоков ЦАП I 8 и ЦАПQ 9 соединены с соответствующими входами квадратурных составляющих преобразованного радиосигнала блока ПКП 2, а их входы сигналов тактовой частоты соединены с выходом блока СЧ2 4. Вход/выход управляющих кодов блока ПК 17 соединен двунаправленной шиной с соответствующим выходом/входом блока ФСУ 6, а второй двунаправленный вход/выход ФСУ 6 соединен двунаправленной шиной с выходом/входом блока ВУ 21. Восемь выходов внешних синхронизирующих сигналов INT0÷INT7 блока ФСУ 6 соединены с соответствующими входами блока БСК 14. Вход блока ДЧТС 18 соединен с выходом СЧ2 4.
Описание работы полезной модели
В устройство цифрового запоминания частоты используется перенос радиочастотного сигнала из рабочего диапазона частот, в диапазон частот с нижней границей равной нулю с разделением радиосигнала на квадратурные составляющие, что позволяет сузить ширину полосы промежуточной частоты в два раза с сохранением информации об амплитуде и фазе радиосигнала. Тактовая частота дискретизации выбрана на основании теоремы Котельникова, две квадратурные точки отсчета на самую высокую частоту
промежуточного диапазона частот радиосигнала. Сужение ширины полосы промежуточной частоты позволяет в два раза понизить тактовую частоту.
Монохроматический радиочастотный сигнал в комплексном виде записывается в виде (1):
где f - частота радиосигнала;
t - текущее время.
Сигнал, смещенный по частоте на 
f, записывается в виде (2):
В тригонометрическом виде сигнал имеет вид:
После тригонометрических преобразований формулы (3) получим:
Обозначим прямую составляющую cos(2
ft) входного сигнала символом IR, а квадратурную составляющую sin(2ft) символом QR, оцифрованных в момент времени t. Заменим Re[s(t)] на символ IO, a Im[s(t)] на - QO, что соответствует вычисленным значениям прямой и квадратурной составляющих выходного сигнала, наделенного смещением по частоте равным f, и получим:
При формировании частотных или фазовых сдвигов будем производить вычисления в соответствии с этой формулой, которая является математически строгой.
В качестве сигнала гетеродина используется сигнал с частотой соответствующей середине рабочего диапазона частот радиосигнала.
Полезная модель работает следующим образом. На вход НКП 1 поступает радиосигнал, подлежащий преобразованию. НКП 1 преобразует радиосигнал в два квадратурных сигнала промежуточной частоты. АЦП I 8 и АЦПQ 9 осуществляют амплитудное 6-ти битовое квантование квадратурных сигналов, преобразуя аналоговые значения амплитуд в 6-ти битовое цифровое значение. Оцифрованные значения амплитуд квадратурных сигналов поступают в блок У 10, в котором 6-ти битовые данные дополняются младшими битами до 8-ти битового значения, преобразуются в знаковые величины и упаковываются в пачку по 64 бита (в каждой пачке содержится по четыре квадратурных отсчета). Преобразование величины без знака в знаковую величину необходимо для проведения арифметических операций. Упаковка данных по 64 бита в пачке позволяет уменьшить частоту
тактирования в четыре раза, что облегчает передачу данных на БСК 14. Упакованные данные с блока У 10 поступают в блок БСК 14 и на цифровой детектор Д 11, в котором каждый временной интервал равный 6,66 нс (соответствует пониженной частоте тактирования 150 МГц) вычисляется текущая амплитуда сигнала PEAK по формуле:
где Ij - значение амплитуды прямой составляющей j-того отсчета сигнала, j=1÷4;
Qj - значение амплитуды квадратурной составляющей j-того отсчета сигнала.
Одновременно осуществляется сравнение текущей амплитуды сигнала с порогом, который устанавливается программно и может принимать четыре значения: Аmах/32, Аmах/16, Аmах/8, Аmах/4, где Аmах - максимальный размах амплитуды оцифрованного сигнала (в относительных единицах Аmах=32). Значение порога считывается из специального регистра, размещенного в наборе канальных регистров НКР 22. В момент времени, когда амплитуда сигнала превысила порог, формируется сигнал RS. В момент времени, когда амплитуда сигнала стала меньше порога, формируется сигнал PF. В течение времени пока сигнал превышает порог, осуществляется сравнение значений амплитуд квадратурных составляющих сигнала и в момент времени, когда они равны (I=Q), формируется сигнал IQC. Этот синхронизирующий сигнал используется для выделения из сигнала выборки, у которой начальная и конечная фазы равны /4, для того чтобы формирователь непрерывный сигнал путем стыковки запомненной копии этой выборки вплотную друг к другу. Кроме того, пока текущая амплитуда сигнала превышает порог, осуществляется поиск максимального значения амплитуды сигнала и это значение амплитуды записывается в регистр амплитуды, который содержится в субблоке НКР 22, после того, как амплитуда сигнала стала меньше порога. Синхронизирующие сигналы RS и RF позволяют синхронизировать работу ПДП каналов относительно входного радиосигнала. Синхронизация работы ПДП каналов может осуществляться от внешних сигналов INT0-INT7, поступающих от ФСУ.
Упакованные цифровые данные с блока У 10 поступают в блок сигнальных каналов БСК 14, который содержит 8 независимых ПДП каналов (субблок ПДП8К 23). Каждый из восьми ПДП каналов может быть запрограммирован на работу в требуемом режиме. Режим работы ПДП каналов определяется рабочей программой, расположенной в памяти команд программного контроллера ПК 17.
Каждый из 8 ПДП каналов может работать в одном из следующих режимов:
1 режим. В этом режиме данные считываются из У 10 и записываются в память данных ПД 13.
2 режим. В этом режиме данные считываются из У 10 или из ПД 13, пересылаются на арифметическое устройство АУ 12, в котором данные подвергаются определенным арифметическим операциям и с некоторой временной задержкой модифицированные в АУ 10 данные передаются на Р 16 для их последующего восстановления в аналоговую форму. Временная задержка определяется исходя из содержимого регистра задержки для данного ПДП канала. Этот регистр находится в субблоке НКР 22 и загружается программно. Операции, производимые над данными в арифметическом устройстве АУ 12, при работе канала во втором режиме могут быть описаны следующими обобщенными формулами:
где Iвх и Qвх - квадратурные данные, поступающие на вход АУ 10. Эти данные могут поступать или из У 10, или из ПД 13;
Iвых и Qвых - квадратурные данные на выходе АУ 10;
А и В - численные коэффициенты, которые для различных видов модуляции формируются по разному.
Если необходимо сформировать сигнал с заданным доплеровским смещением fd , то из регистра Доплера (этот регистр находится в субблоке НКР 22 и загружается программно) считывается соответствующее значение, которое умножается на текущее время t (значение текущего времени считывается из регистра таймера, также содержащегося в НКР 22) и определяется фаза 
=fd·t. Из встроенных синусных/косинусных таблиц выбираются коэффициенты соответствующие полученной фазе, а именно А=cos, В=sin. Если необходимо сформировать сигнал с заданной амплитудой модуляцией, то значения для коэффициентов А и В считываются из регистров, в которых эти коэффициенты хранятся.
При формировании шума коэффициенты А и В также считываются из регистров и модифицируются в соответствии со значением случайного сигнала, поступающим от генератора шума ГШ 15. ГШ 15 построен на базе сдвигового регистра с обратными связями и формирует случайный бинарный сигнал, принимающий только два значения 0 и 1. Максимальный темп формирования случайного числа определяется сигналом тактовой частоты, поступающим на ГШ 15 от ДЧТС 18. Наличие специального регистра в блоке НКР 22 позволяет уменьшать темп формирования случайного числа, что позволяет формировать шум с программно перестраеваемой полосой.
В соответствии со случайным бинарным сигналом, поступающим на АУ 10 с генератора шума ГШ 15, коэффициенты А и В либо не изменяются (если случайный сигнал равен 0), либо инвертируются (если случайный сигнал равен 1), что эквивалентно умножению этих коэффициентов на минус 1.
3 режим. Данные считанные из У 10 и ПД 13 передаются на арифметическое устройство, где подвергаются преобразованию по формуле:
где Iу и Qy - квадратурные данные считанные с блока У 10;
Iпд и Qпд - квадратурные данные считанные из ПД 13.
В этом режиме входной сигнал, умноженный на коэффициент А, складывается с ранее записанной копией, хранящейся в памяти, умноженной на коэффициент В и с некоторой временной задержкой модифицированные в АУ 10 данные передаются на Р 16 для их последующего восстановления в аналоговую форму.
4 режим. Этот режим требует одновременной и синхронной работы двух ПДП каналов. В этом режиме данные считываются из У 10 и/или из ПД 13 и пересылаются на арифметическое устройство АУ 10, в котором подвергаются модификации в соответствии с формулами (7) или (8). Далее один ПДП канал записывает модифицированные данные в память данных ПД 13, а другой ПДП канал передает модифицированные данные на Р 16 для их последующего восстановления в аналоговую форму.
В режиме 1 может работать только один ПДП канал, в режиме 4 могут работать только два канала, а в режиме 2 или 3 могут работать одновременно до 8 каналов. В случае одновременной работы нескольких ПДП каналов в режимах 2 и 3 данные с каждого ПДП канала, предназначенные для восстановления в аналоговую форму, прежде чем попасть на распаковщик Р 16 поступают на субблок приоритетов блока сигнальных каналов ПБСК 24, в котором в соответствии с программно заданными приоритетами каналов выбираются данные только от двух самых приоритетных каналов. Эти данные поступают на субблок МБСК 25, в котором происходит осуществление режима мультиплексирования данных, если он разрешен, и данные с двух самых приоритетных каналов поступают на блок Р 16 с разделением во времени. Если режим мультиплексирования запрещен, то на Р 16 поступают данные с самого приоритетного канала.
Наличие в блоке сигнальных каналов БСК 14 восьми независимо работающих ПДП каналов, схемы приоритета ПБСК 24 и схемы мультиплексирования МБСК 25 позволяет создавать последовательно помехи различных видов сразу нескольким импульсным РЛС, в случае, когда формируемые сигналы помехи на пересекаются во времени. Если же формируемые сигналы помехи пересекаются во времени, то формируется помеха самому приоритетному РЛС, либо двум самым приоритетным РЛС (если разрешен режим мультиплексирования) в режиме формирования сигналов помехи с разделением во времени.
Упакованные данные с выхода блока БСК 14 поступают на блок Р 16, в котором 64 битовые данные распаковываются в 8-битовые квадратурные отсчеты амплитуды, которые поступают на 19 и 20, где цифровые квадратурные сигналы преобразуются в квадратурные сигналы промежуточной частоты, которые поступают на вход ПКП 2, на выходе которого формируется преобразованный радиочастотный сигнал.
Пример реализации полезной модели
Полезная модель реализована по блок-схеме фиг.2 и ее блоки выполнены на комплектующих изделиях, приведенных ниже.
Понижающий 1 НКП квадратурный преобразователь выполнен на микросхеме LT5516 фирмы Linear Technology (Интернет, www.linear.com).
Повышающий 2 (ПКП) квадратурный преобразователь выполнен на микросхеме STQ-2016 фирмы Sirenza Microdevices (Интернет, www.sirenza.com).
Синтезаторы частоты 3 (СЧ1) с рабочей частотой 1ГГц и 4 (СЧ2) с рабочей частотой 600МГц выполнены на микросхеме Si 4133 фирмы Silicon Laboratories (Интернет, www.silabs.com).
Устройство 5 цифровой обработки и запоминания радиосигнала на промежуточной частоте выполнено на микросхеме СБИС 1879ВМ3.
Блок ФСУ 6 выполнен на микросхеме 74ALVC164245 фирмы Texas Instruments (Интернет, www.ti.com).
Задающий тактовый генератор ЗТГ 7 выполнен на микросхеме GXO-U102-50 МГц фирмы Golledge (Интернет, www.golledge.com).
В качестве внешнего устройства ВУ 21 применен персональный компьютер с преобразователем интерфейса.
Испытание опытного образца полезной модели показали, что ее технический результат достигнут - расширены ее функциональные возможности за счет увеличения числа ответных радиосигналов наделенных разными видами помех. А именно: полезная модель позволяет создавать имитационные отметки по дальности и по скорости, уводящие помехи по дальности и скорости, шумовые помехи, такие как доплеровский шум с перестраиваемой полосой, широкополосный фазовый шум с перестраиваемой полосой, а также различные их комбинации, например, как увод по дальности на фоне широкополосного шума, или увод по скорости на фоне доплеровского шума и др.
Устройство цифрового запоминания частоты, содержащее понижающий и повышающий квадратурные преобразователи, два аналого-цифровых и два цифроаналоговых преобразователя, первый синтезатор частот, детектор, программный контроллер, буфер-упаковщик, блок сигнальных каналов, буфер-распаковщик, блок памяти данных, причем понижающий квадратурный преобразователь имеет вход радиосигнала и выходы квадратурных составляющих радиосигнала на промежуточной частоте, а повышающий квадратурный преобразователь имеет входы аналоговых квадратурных составляющих преобразованного сигнала на той же частоте и выход преобразованного радиосигнала, аналого-цифровые преобразователи имеют аналоговые входы квадратурных составляющих и цифровые выходы, первый синтезатор частот имеет выходы синтезированных частот, программный контроллер имеет выход управляющей шины, буфер-упаковщик имеет входы цифровых сигналов квадратурных составляющих радиосигнала на промежуточной частоте, вход сигналов управляющей шины программного контроллера, выход шины упакованных данных, блок сигнальных каналов имеет вход и выход упакованных данных и вход шины программного контроллера, буфер-распаковщик имеет вход шины упакованных данных, вход управляющей шины программного контроллера и два выхода шины распакованных цифровых квадратурных сигналов на промежуточной частоте, цифроаналоговые преобразователи имеют входы цифровых квадратурных составляющих радиосигналов на промежуточной частоте и аналоговые выходы прямой и квадратурной составляющих преобразованного радиосигнала на промежуточной частоте, повышающий квадратурный преобразователь имеет аналоговые входы прямой и квадратурной составляющей преобразованного радиосигнала на промежуточной частоте, вход сигнала первого синтезатора частот и выход преобразованного выходного радиосигнала, блок памяти данных имеет вход сигнала управляющей шины программного контроллера, кроме того, аналоговые выходы понижающего квадратурного преобразователя соединены с соответствующими входами аналого-цифрового преобразователя, а его цифровые выходы с соответствующими входами буфера-упаковщика, выход упакованных данных которого соединен с соответствующим входом блока сигнальных каналов, выход этого блока соединен с входом упакованных данных буфера-распаковщика, выходы которого соединены с цифровыми входами цифроаналоговых преобразователей, аналоговые выходы которых соединены с соответствующими входами повышающего квадратурного преобразователя, выходы первого синтезатора частот соединены с соответствующими входами квадратурных преобразователей, выходы сигналов управления программного контроллера соединены с соответствующими входами буфер-упаковщика, блока сигнальных каналов, буфера-распаковщика и блока памяти данных, отличающееся тем, что введены задающий тактовый генератор, второй синтезатор частот, внешнее устройство, шинный формирователь и формирователь сигналов управления, арифметическое устройство, генератор шума, делитель частоты тактового сигнала и арифметическое устройство, причем синтезаторы частот имеют входы сигналов задающего тактового генератора, а аналогово-цифровые и цифро-аналоговые преобразователи и делитель частоты имеют входы сигналов второго синтезатора частот, буфер-упаковщик имеет второй дополнительный цифровой выход упакованных данных, детектор имеет вход управляющей шины программного контроллера, вход второй цифровой шины буфера-упаковщика, три выхода синхронизирующих сигналов и выход шины с сигналом о мощности входного сигнала, кроме того, арифметическое устройство имеет вход шины сигнала управления программного контроллера, вход случайных коэффициентов генератора шума, вход/выход двунаправленной шины обмена данными между арифметическим устройством и блоком сигнальных каналов, блок памяти данных имеет дополнительно вход/выход шины обмена данными с блоком сигнальных каналов, блок сигнальных каналов дополнительно имеет входы шины с сигналом о мощности входного радиосигнала, три входа синхронизирующих сигналов, вход/выход шины обмена данными с арифметическим устройством и восемь входов синхронизирующих сигналов шинного формирователя и формирователя сигналов и вход/выход шины обмена данными с блоком памяти данных, шинный формирователь и формирователь сигналов имеет выход/вход двунаправленной шины обмена данными с программным контроллером, вход/выход двунаправленной шины чтения/записи данных внешнего устройства и восемь выходов синхронизирующих сигналов, внешнее устройство имеет вход/выход двунаправленной шины обмена данными с шинным формирователем и формирователем сигналов, программный контроллер дополнительно имеет вход/выход двунаправленной шины обмена данными с шинным формирователем и формирователем сигналов и вход сигнала делителя частоты, генератор шума имеет выход сигнала шума и входы сигнала делителя частоты и шины программного контроллера, задающий тактовый генератор имеет выходы сигнала тактовой частоты, квадратурные преобразователи дополнительно имеют входы сигналов второго синтезатора частот, причем делитель частоты имеет вход сигнала второго синтезатора частот, выходы которого соединены с соответствующими входами аналого-цифровых и цифроаналоговых преобразователей и делителя частоты, выходы задающего тактового генератора соединены с соответствующими входами синтезаторов частот, второй цифровой выход упакованных данных буфера-упаковщика соединен с соответствующим входом детектора, выход шины детектора с сигналом мощности входного радиосигнала и три выхода синхронизирующих сигналов соединены с соответствующими входами блока сигнальных каналов, выход шины программного контроллера соединен с управляющим входом детектора, вход/выход блока памяти данных и блок сигнальных каналов соединены шиной, вход/выход блока сигнальных каналов и арифметическое устройство соединены шиной, входы сигналов синхронизирующих частот блока сигнальных каналов соединены с восемью выходами синхронизирующих сигналов шинного формирователя и формирователя сигналов, а его вход/выход шины обмена данными соединен с соответствующим входом/выходом программного контроллера, а второй выход/выход шинного формирователя соединен с входом-выходом внешнего устройства, выход делителя частоты соединен с соответствующими входами программного контроллера и генератора шума, выход которого соединен с соответствующим входом арифметического устройства.
