Устройство для контроля цифровых интегральных схем

О" П И С А Н И Е ()943747

ИЗОВРЕТЕ Н Ия

Союз Советских

Социалистических республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l } Дополнительное к авт. спид-ву (22)Заявлено 20. 11 ° 78 (21) 2687307/18-24 с присоединением заявки М (23) Приоритет (5l)M. Кл.

G 06 F 15/46

6 06 F 11/22

Ржуйарстааавй каиитет

COCA ав @евам каааретехк9 и откуытий

Опубликовано 15. 07. 82 ° Бюллетень ¹ 26 (53) уд К, 681. 327.

° 17(088.8) Дата опубликования описания 15 . 07. 82 (72) Авторы изобретения

М.М.Гасенегер, В.И.Микушин и В.С.Ростовцев (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ

ИНТЕГРАЛЬНЫХ. СХЕМ

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых электронных схем.

Известны устройства для контроля схем цифровых вычислительных машин, содержащие блок индикации, преобразователь-коммутатор, блок управления, блок эталонов, компаратор, анализатор полярности импульсов, регистр

1о фиксации импульсов, дешифратор выделения,ошибок блок сравнения, блок ввода и регистрации (1).

Недостаток этих устройств состоит в их сложности.

Наиболее близким к изобретению является устройство для автоматического контроля больших интегральных схем, содержащее компаратор и блок формирователей сигналов, соединейные с контролируемой схемой, блок анализа годности, соединенный входом с выходом компаратора, а выходом - с блоком индикации годности, 2 коммутатор, подключенный выходом ко входу блока адреса контакта контролируемой схемы, а входом - к выходу блока управления, блок задания программы, блок распределения тестовых команд, блок задания выходных результатов, соединенный с первыми входами блока сравнения, вторые входы которой подключены к, соответствующим выходам вычислителя и блока цифровой индикации f2) .

Недостатки этого устройства заключаются в его сложности и больших аппаратурных затратах.

Целью изобретения является сокращение аппаратурных затрат.

Поставленная цель достигается тем, что в устройство, содержащее генератор тактовых импульсов, группу фор" мирователей входных сигналов, выход которой является информационньи выходом устройства, компаратор, первый вход которого является первым информационным входом устройства, а

3 9437 выход соединен через регистр ошибок с выходом индикации неисправностей устройства, коммутатор, первый управляющий вход которого соединен через регистр управления с управляющим входом устрой ст ва, схему сра внения и регистр конечного адреса, вход которого является адресным входом устройства, введены буферный регистр, блок памяти, счетчик адреса, триггер ре- 1о жима и элемент И, причем входы элемента И соединены соответственно с выходами генератора тактовых импульсов и .схемы сравнения, входы которой подключены соответственно к выходам ре. гистра конечного адреса и счетчика адреса и к адресному входу блока памяти, выходом соединенного со входом группы формирователей входных сигналов и вторым входом компаратора, а управляющим входом - с первым выходом триггера режима, вход которого является входом задания режима памяти устройства, а второй выход соединен со вторым управляющим входом коммутатора, выход которого подключен к информационному входу блока па мяти, а информационный вход - к выходу буферного регистра, информационный вход которого является вторым информационным входом устройства, а тактовый вход подключен к выходу элемента И и тактовым входам коммутатора и счетчика адреса.

На чертеже приведена структурная схема устройства.

Схема содержит цифровую вычислительную машину (ЦВМ) 1, регистр 2 конечного адреса, схему сравнения, 3, элемент И 4, генератор 5 тактовых импульсов, счетчик б адреса, память

7 на сдвиговых регистрах с последовательной выборкой, триггер 8 режима (запись-считывание), коммутатор

9, регистр 10 управления, группу формирователей 11 входных сигналов. 4 буферный регистр 12 сдвига, контроли- . руемая схема 13, компаратор 14, . регистр ошибок !5.

Устройство работает следующим образом.

В исходном состоянии see регистры и счетчик 6 установлены в "0", элемент И 4 закрыт сигналом схемы сравнения 3.

Из ЦВИ 1 в регистр 10 записыва- ss ется признак последовательной за грузки и позиционный код номера сдвигового регистра памяти 7. В буфер47 4 ный регистр 12 параллельным кодом записывается часть тестовой последовательности для одного вывода контролируемой схемы 13, равная по длине формату машинного слова ЦВИ 1.

Триггер 8 устанавливается в состояние, соответствующее режиму записи информации в память 7.

Затем в регистр 2 из ЦВИ 1 записывается код конечного адреса па-мяти ИК, где И - количество разрядов буферного регистра 12 (или формат машинного слова ЦВИ 1), К=1,2,3,...— номер цикла зписи информации в буферный регистр 12.

Схема сравнения 3 открывает элемент И 4, через который тактовые импульсы от генератора 5 поступают на входы счетчика б, буферного регистра

12 и через коммутатор 9 на вход памяти 7. Информация из буферного регистра 12 последовательным кодом переписывается в сдвиговый регистр памяти 7, выбранный при помощи регистра 10, причем сдвиг содержимого остальных сдвиговых регистров памяти

7 блокируется. Счетчик 6 суммирует тактовые импульсы, поступающие одновременно на сдвигающие входы памяти 7 и буферного регистра 12.

При достижении содержимым счетчика 6 значения кода конечного адреса, хранящегося в регистре 2, схема сравнения 3 закрывает -элемент И 4, который блокирует поступление такто вых импульсов от генератора 5 в счетчик 6.

На этом цикл записи информации заканчивается.

Затем в буферный регистр 12 записывается из ЦВИ 1 следующее машинное слово тестовой последовательности, а в регистр 2 - конечный адрес следующего цикла записи, и цикл повторяется до заполнения выбранного сдвигового регистра памяти 7; после чего счетчик 6 и регистр 2 приводятся в исходное состояние.

В регистр !0 записывается из ЦВМ

1 позиционный код номера следующего сдвигового регистра памяти 7, и процесс повторяется до заполнения необходимого количества сдвиговых регистров памяти 7, определяемого количеством выводов контролируемой схемы 13..

Введенная в память тестовая последовательность из. памяти 7 подается

Формула изобретения

5 94 на вход компаратора 14 и через формирователи 11 — на входы контролируемой схемы 13, с соответствующих выходов которой сигналы поступают на другие входы компаратора 14. Результат анализа в компараторе фиксируется в регистре 15 и выдается из него на вход ЦВИ 1.

Таким образом, устройство, обладая меньшим объемом оборудования обеспечивает проверку функционирования функциональных узлов, реализованных, в .частности, на больших интегральных схемах.

Устройство для контроля цифровых интегральных схем, содержащее генератор тактовых импульсов, группу формирователей входных сигналов, выход которой является информацйонным выходом устройства, компаратор, первый вход которого является первым информационным входом устройства, а выход соединен через регистр ошибок с выходом индикации неисправностей устройствЬ, коммутатор, первый управляющий вход которого соединен через регистр управления с управляющим входом .устройства, схему сравнения и регистр конечного адреса, вход которого является адресным входом устройства, о т л и ч а ющ е е с я тем, что, с целью сокра3747 6 щения аппаратурных затрат, в него введены буферный регистр, блок памяти, счетчик адреса, триггер режима и элемент И, причем входы элемента И соединены соответственно с выходами генератора тактовых импульсов и схемы сравнения, входы которой под" ключены соответственно к выходам регистра конечного адреса и счетчиt0 .ка адреса и к адресному входу блока памяти, выходом соединенного со sxoдом группы формирователей входных сигналов и вторым входом компаратора, а управляющим входом - с первым л выходом триггера режима, вход которого является входом задания режима памяти устройства, а второй выход соединен со вторым управляющим входом коммутатора, выход которого подклю20 чен к информационному входу блока памяти, а информационный вход - к выходу буферного регистра, информационный вход которого является вторым информационным входом устройства, а тактовый вход подключен к выходу элемента И и тактовым входам коммутатора и счетчика адреса.

Источники информации, З0 принятые во вниманив при экспертизе

1. Авторское свидетельство СССР по заявке 1т 2500199/18-24, кл. G 06 F 15/46, 1977.

2. Авторское свидетельство СССР

5/46 1974 (прототип).

943747

7 ираж 7 1 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

133035, Москва, Ж-35. Раушская наб., д. 4/5

Заказ 5 1 илиал ППП Патент, r. жгород, уа. Проектная, . Составитель В. Вертлиб

Редактор А.Долинич Техред 3. Палий Корректор Г.Огар