Устройство для контроля цифровых узлов

(72) Автор изобретеиия

Б. Д. Вилесов (71) Заявитель (S5) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ

УЗЛОВ

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых уз- лов, а также интегральных микросхем.

Известно устройство .для контроля цифровых блоков, содержащее блок вво- да, блок памяти, коммутатор, блок сравнения, блок управления, причем первый и второй выходы блока ввода соединены соответствеНно с первыми входами блока памяти и блока управ

36 пения (lj.

Недостатком известного устройства является невозможность обнаружения всех ошибок.

Наиболее близким к предлагаемому по технической сущности является устройство для контроля цифровых уз" лов, содержащее блок ввода, блок памяти, коммутатор, блок сравнения, блок индикации, блок управления.

Первый выход блока ввода соединен с блоком памяти, выход которого подключен к первому входу блока сравнения и первому входу коммутатора, выходами соединенного с внешними контактами контролируемого узла, второй вход коммутатора соединен с выходом регистра настройки. Второй выход блока ввода соединен с входом блока. управления, выходы которого подключены соответственно к управля,; щим входам блока ввода, блока памяти, регистра настройки и блока индикации, соединенного с выходом блока сравнения f2) .

Такое устройство не позволяет контролировать правильность работы блока сравнения в процессе проверки контролируемого узла.

Цель изобретения — повышение дос" товерности работы устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок ввода, блок памяти, регистр настройки, коммутатор, блок сравнения, блок индикации, блок управления, причем первый выход блока

932497

25 ввода подключен к первым входам блока памяти и регистра настройки, второй вход которого подключен к первому выходу блока управления, первый вход которого подключен к второму выходу блока ввода, вход которого подключен к второму выходу блока управления, третий выход которого подключен к второму входу блока памяти, выход которого подключен к первому входу коммутатора, второй вход которого подключен к выходу регистра настройки, третий вход и выход коммутатора подключены соответственно к выходу-входу контролируемого объекта, четвертый выход блока управления подключен к первому входу блока индикации, введены два элемента ИЛИ, элемент запрета, блок разрешения выдачи тестов, содержащий четыре элемента И, два элемента НЕ, два

JK-триггера, формирователь стробов, причем входы первого элемента И подключены соответственно к выходу блока сравнения и к первому входу элемента. запрета, второй вход которого подключен к выходу второго. элемента

И, первый вход которого подключен к пятому выходу блока управления, к входу формирователя стробов и к

R-входам первого и второго 1К-триггеров, К, Ср, J-входы первого триггера объединены и подключены к выходу первого элемента НЕ, К, Ср, J-входы второго триггера объединены и подключены к выходу второго элемента НЕ, входы первого и второго элементов HE подключены соответственно к выходам третьего и четвертого элементов И, первые входы которых объединены и подключены к выходу первого элемента И, вторые входы третьего и четвертого элементов И подключены соответственно к первому и второму выходам формирователя стробов, первый выход которого соединен с первым входом первого элемента ИЛИ, а второй выход — с первым входом второго элемента ИЛИ, выходы первого и второго JK-триггеров подключены соответственно к второму и третьему входам второго элемента И и к второму входу блока управления, кроме того, второй вход первого элемента ИЛИ подключен к выходу блока памяти, а выход - к первому входу блока сравнения, второй вход которого подключен к выходу второго элемента ИЛИ, второй вход которого подключен к выходам коммутатора и контролируемого объекта, выход элемента запрета подключен к второму входу блока индикации.

На фиг. 1 дана блок-схема устройства; на фиг. 2 - блок-схема блока разрешения выдачи тестов; на фиг. 3 - диаграмма, поясняющая работу диспетчера стимулов. Устройство содержит блок 1 ввода, блок 2 памяти, регистр 3 настройки, коммутатор 4, блок 5 сравнения, блок 6 индикации, блок 7 управления, контролируемый узел 8, блок 9 разрешения выдачи тестов, элементы

ИЛИ 10 и 11, элемент 12 запрета.

Блок 9 разрешения выдачи тестов содержит элементы И 13- 15, элементы

НЕ 16 и 17, JK-триггеры 18 и 19, элемент И 20, формирователь 21 стробов; блокировки теста 22, строб первый 23, строб второй 24, блокировка строба 25, блокировка индикации 26, АВОСТ 1-27 (АВОСТ 2), блокировка строба 28, АВОСТ 1-29, бло-. кировка индикации 30, позиции с

25-27 характеризует исправную работу блока 5, позиции 28-30 характеризуют неисправную работу блока 5.

Первый вход блока l ввода соединен с входом блока 2 памяти и регистра 3 настройки. Выход регистра 3 настройки соединен с вторым входом коммутатора 4, первый вход которого соединен с выходом блока 2 памяти и с первым входом блока 5 сравнения. Выход коммутатора 4 соединен с внешними контактами контролируемого узла 8 и через элемент ИЛИ 11 с вторым вхо-. дом блока 5 сравнения, выход которого через элемент 12 запрета соединен с входом блока 6 индикации. Второй выход блока 1 ввода соединен с входом блока 7 управления, выходы которого подключены соответственно к управляющим входам блока.1 ввода, блока 2 памяти, регистра 3 настройки, блока

6 индикации. Дополнительный выход блока 7 уйравления соединен с первым входом блока 9 разрешения выдачи тестов, второй вход которого соединен с выходом блока 5 сравнения.

Первый управляющий выход блока 9 разрешения выдачи тестов соединен с дополнительным входом блока 7 управления, второй управляющий выход с запретным входом элемента 12 запрета, первый стимулирующий выход через

932497

5 элемент ИЛИ 10 с первым входом блока 5 сравнения, второй стимулирующий выход через элемент ИЛИ 11 с вторым входом блока 5 сравнения.

Блок 1 ввода предназначен для ввода с перфоленты тестовой информации, информации о входных (выходных)контактах и командной информации. Блок 2 памяти предназначен для хранения и выдачи тестовой информации, регистр 3 настройки — для управления коммутатором 4. Коммутатор

4 передает сигналы на входы контролируемого узла. Блок 5 предназначен для сравнения кодов эталонов и стимулов с сигналами на внешних контактах контролируемого узла 8, а так же для сравнения стимулирующих стробов между собой, поступающих иэ блока 9 разрешения выдачи тестов. Блок

6 индикации предназначен для индикации результатов контроля и при несоответствии кодов - индикации номера теста и номера контакта, на котором обнаружено несравнение. Блок

7 управления организует работу всех блоков устройства, т.е. управляет записью информации из блока 1 ввода в блок 2 памяти и регистр 3 настройки, управляет работой блока 6 индикации, блока 9 разрешения выдачи тестов и осуществляет управление однократным и циклическим режимами работы. Блок 9 разрешения выдачи тестов разрешает выдачу тестов в контролируемый узел 8 по положительным результатам контроля блока 5 сравнения по стимулирующим стробам.

Контроль осуществляется с помощью тестов, включающих в себя стимулы и эталоны. Стимулы - совокупность сигналов, одновременно подаваемых на входные контакты, эталоны — совокупность сигналов, которые должны появиться на выходных контактах исправного узла при подаче на его вход стимулов.

Устройство работает следующим образом.

По сигналам управления с блока

7 командная информация иэ блока

1 ввода поступает в блок управления и включает команды "Начало", "Запись 1", "Запись 2", "Блокировка теста", "Проверка", "Конец".

По команде "Начало" все блоки устройства устанавливаются в исходное состояние.

По команде "Запись 1" в регистр

3 настройки записывается информация о входных контактах проверяемого уэла 8.

По команде "Запись 2" тестовая информация записывается в блок 2 памяти.

По команде "Блокировка теста" начинает работать блок 9 разрешения выдачи тестов (фиг. 2). В пределах длительности команды "Блокировка теста" (фиг. 3) формирователь 21 стробов формирует стимулирующие стробы (стр. t., стр. 2). Стр. 1

iS (стр. 2) через элемент ИЛИ 10 (11) поступает на первые (вторые) входы бпока 5 сравнения, который вырабатывает сигналы несравнения. Сигналы несравнения поступают на входы эле26 мента И 13. Элемент И 13 Формирует сигнал "Блокировка строба", блокирующий запуск JK-триггеров 18 и 19 по стр. I (стр. 2) через элемент

И 14 (15) и элемент НЕ 16 (17).

25 Одновременно команда "Блокировка теста" поступает на вход элемента

И 20, который формирует команду

"Блокировка индикации", блокирующую прохождение сигналов несравнения зф с выхода блока 5 сравнения через элемент 12 запрета в блок 6 индикации и останов устройс ва по неисправности.

По команде "Проверка" начинается считывание информации иэ блока 2 памяти. Считанный тест поступает на первые входы коммутатора 4, который выделяет стимулы иэ теста и подает их на входы контролируемого узла 8. Работой коммутатора 4 управляет регистр 3 настройки, в котором хранится информация о входных контактах контролируемого узла 8.

Одновременно тест поступает и на

4S первь.е входы блока 5 сравне,ия через элемент ИЛИ 10. Стимулы, выделенные коммутатором 4 из теста, nocòупают на входы контоолируемого узла 8, а затем вместе с сигкалоч последнего поступают на вторые входы блока сравнения через элемент ИЛИ 1 .

8 однократном режиме работы тест:; на вход контролируемого уэпа В подаются однократно и по команде "Ко1 нец" из блока 6 индикации фиксируется результат контроля.

В случае, если во время прохождения команды "Блокировка те",Tà" не сформируется по какому-либо выходу

932"97 блока 5 сравнения сигнал несравнения, блокировка JK-триггеров 18 и 19 по стр. 1 (стр. 2) сигналом нБлокировка строба" снимается. Двойные

JK-триггеры 18 и 19 формируют ко- 5 ианду аварийного останова устройства

АВОСТ 1 (АВОСТ 2), которая поступает на дополнительный вход блока 7 управления и на вход элемента И 19 для блокировки формирования команды- ®

"Блокировка индикации". В блоке 6 индикации отражаются результаты контроля блока 5 сравнения (номера исправных выходов блока 5 сравнения, АВОСТ 1 (АВОСТ 2), номер теста}. И

Отсутствие индикации выхода блока означает его неисправность.

В случае, если во время прохождения команды "Проверка" происходит несравнение каких-либо сигналов в щ блоке 5 сравнения, происходит оста нов устройства, и в блоке 6 индикации отражается номер теста, в котором обнаружено несоответствие, и номер контакта контролируемого узла 2s

8, на котором происходит несравнение.

В циклическом режиме работы любая группа- тестов циклически подается на,входы контролируемого узла, что позволяет вести поиск неисправностей.щВ

Предлагаемое устройство, по срав-. нению с известным, с вводом блока разрешения выдачи тестов позволяет контролировать правильность формиро" вания сигналов несравнения блоком сравнения в процессе проверки контролируемого узла. В результате повышается достоверность контроля, что особенно важно для проверки узлов, имеющих много внешних контактов. формула изобретения

Устройство для контроля цифровых узлов, содержащее блок ввода, блок памяти, регистр настройки, коммутатор, блок сравнения, блок йндикации, блок управления, причем первый выход . блока ввода подключен к первым входам блока памяти и регистра настройки, второй вход которого подключен к первому выходу блока управления, Ю первый вход которого подключен к второму выходу блока. ввода, вход которого подключен к второму выходу блока управления, третий выход которого подключен к второму входу блока памяти, выход которого подключен к первому входу коммутатора, второй вход которого подключен к выходу регистра настройки, третий вход и выход коммутатора подключены соответственно к выходу-входу контролируемого объекта, четвертый выход блока управления подключен к первому входу блока индикации, о т л и ч а— ю щ е е с я тем, что, с целью повышения достоверности контроля, в него введены два элемента ИЛИ, элемент запрета, блок разрешения выдачи тестов, содержащий четыре элемента И, два элемента НЕ, два JK-триггера, формирователь стробов, причем вхоаы первого элемента И подключены соответственно к выходу блока сравнения и к первому входу элемента запрета, второй вход которого подключен к выходу второго элемента И, первый вход которого подключен к пятому выходу блока управления, к входу формирователя стробов и к К-входам первого и второго JK-триггеров, К, С J-входы первого триггера объединены и подключены к выходу первого элемента НЕ, К, Св, J-входы второго триггера объединены и подключены к выходу второго элемента НЕ, входы первого и второго элементов НЕ подключены соответственно к выходам третьего и четвертого элементов И, первые входы которых объединены и подключены к выходу первого элемента И, вторые входы третьего и четвертого элементов И подключены соответственно к первому и второму выходам формирователя стробов, первый выход которого соединен с первым входом первого элемента ИЛИ, а второй выход — а первым входом второго элемента ИЛИ, выходы первого и второго JK-триггеров подключены соответственно к второму и третьему входам второго элемента

И и к второмувходу блока управления, кроме того, второй вход первого weмента ИЛИ подключен к выходу блока" памяти, а выход - к первому входу блока сравнения, второй вход которого подключен к выходу второго эЛемента

ИЛИ, второй вход которого подключен к выходам коммутатора и контролируемого объекта, выход элемента запрета подключен к второму входу блока индикации.

Источники информации, принятые во внимание при экспертизе

Авторское свидетельство СССР

h" 607218, Kn. G 06 F 11/00, 1978.

2. Авторское свидетельство СССР

8Г ч98619, кл. G 06 F 11/00, 1376 (прототип).

932497

Z2

27

2S

Фиг. У

Составитель А. Зинькова

Редактор Е. Папп Техред М. Рейвес Корректор С. Шекмар

Заказ 37775/Ò9 Ткааж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Носква, N-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная,