Преобразователь двоично-десятичного кода в двоичный

 

(72) Автор изобретения

П.П.Святный (7!) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО

КОДА В ДВОИЧНЫЙ

Изобретение относится к автоматике и цифровой технике и может быть использовано при построении преобразователей в вычислительных устройствах и устройствах обработки данных.

Известен преобразователь двоичнодесятичного кода в двоичный код, содержащий шесть четырехраэрядных сумматоров, расположенных в шесть ярусов j1 .

Недостаток этого преобразователя состоит в большом количестве аппара-. туры и низком быстродействии.

Наиболее близким решением данной задачи по технической сущности и схемному построению является преобразователь двоично-десятичного кода в двоичный, содержащий четыре четырехразрядных сумматора, составляющих четыре яруса и элемент ИЛИ 2

Недостаток известного преобразователя состоит в относительно низком быстродействии, связанным с большим количеством ярусов.

Цель изобретения - повышение быстродействия преобразователя.

Поставленная цель достигается тем, что в преобразователь двоичнодесятичного кода в двоичный, содержа.

% щий четыре четырехразрядных сумматора, причем вход первого разряда пре- образователя соединен с выходом пер вого разряда преобразователя, входы !

О второго и третьего разрядов преобразователя соединены соответственно с первыми входами первого и второго разрядов первого четырехразрядного сумматора, входы пятого, шестого и

15 восьмого разрядов преобразователя соединены с вторыми Ьходами соответ .ственно первого и второго разрядов и яервым входом четвертого разряда первого четырехразрядного сумматора, выход первого разряда первого четы рехразрядного сумматора: являет- . ,ся выходом второго разряда преобразователя, выходы второго, третьего и четвертого разрядов

Табли ца 1

Входная шина для числа

5 6 7

9 10 11

Нисло 15 1

245 1

891 1

999

1 0 1

1 0 0

0 0 0

0 0 1 1

3 93031 первого чвтырехразрядного сумматора соединены соответственно с первыми входами первого, второго и третьего разрядов второго четырехразрядного сумматора, выходы первого, второго и третьего разрядов которого являются соответственно выходами третьего, четвертого и пятого разрядов преобразователя, выходы первого, второго, третьего и четвертого ® разрядов третьего четырехразрядного сумматора являются соответственно выходами седьмого, восьмого, девятого и десятого разрядов преобразователя, вход девятого разряда преоб-. !5 разователя соединен с первым входом первого разряда четвертого четырехразрядного сумматора и вторым входом первого разряда второго четырехразрядного сумматора, введен пятый четырехразрядный сумматор, первые входы первого, второго, третьего и четвертого разрядов которого соединены соответственно с входами пятого, шестого, седьмого и восьмого разрядов преобразователя, вторые входы первого, второго и третьего разрядов пятого четырехразрядного сумматора соединены соответственно с входами десятого, одиннадцатого и двенадцатого разрядов преобразователя, вход девятого разряда преоб- разователя соединен с первым входом четвертого разряда второго четырехразрядного сумматора, выход четвертого разряда которого является выходом шестого разряда преобразователя, а выход переноса соединен с входом переноса третьего четырехраэрядного сумматора, первые входы первого, 4 второго, третьего и четвертого разрядов которого соединены с выходами соответствующих разрядов четвертого

1 четырехраэрядного сумматора, первые входы второго, третьего и четвертого разрядов которого соединены соотвественно с входами десятого, одиннадцатого и двенадцатого разрядов преобразователя, а вторые входы первого, второго и третьего разрядов четвертого четырехразрядного сумматора соединены соответственно с входами десятого, одиннадцатого и двенадцатого разрядов преобразователя, выходы первого, второго, третьего и четвертого разрядов пятого четырехразрядного сумматора соединены соответственно со вторыми входами второго, третьего и четвертого разрядов второго четырехразрядного сумматора и вторым входом первого разряда третьего четырехразрядного сумматора, входы четвертого и седьмого разрядов преобразователя соединены соответственно с первым и вторым входами третьего разряда первого четырехразрядного сумматора, вход логического нуля соединен со входами переноса первого, второго, четвертого и пятого четырехразрядных сумматоров, со вторыми входами четвертого разряда первого, третьего, четвертого и пятого четырехразрядных сумматоров и со вторыми входами второго и третьего разрядов третьего четырехразрядного сумматора.

На чертеже приведена блок-схема предлагаемого преобразователя.

Информация, подлежащая преобразованию, поступает на преобразователь через входы 1-12, выходной код образуется на выходах 13-22. Преобразователь содержит четырехраэрядные сумматоры 23-27.

В табл.1"3 показано функционирование устройства.

0 0 0 0 0

0 1 0 0 1

0 0 1 0 0 0

0 0 1 1 0 0

930313

23

Таблица 2

Сумматор

P Л! 81 А2 82 А3 83 А4 84

Входы для числа

О О О

1 1 О 0

О 1 О О

О О

О О

О О

0 О 1

Продолкение табл. 2

t 1

Сумматор

Входы для числа P Al 81 А2 82 АЗ 83 А4 84 Р А! 81

999 О О О

«м « с продолиение табл. 2 т

Сумматор

82 АЗ ВЗ.

Р А l 81 А2, 82

Входы для числа А2

О О О О

О 1 О О

Число 15 О

245 О

О О 1 О О 1

О О 1 О 1 1

891 0, О О 1 1

О О О 0 0 .1 !

О 0 О 1 1 1

О О 1 1

999 0 Грощолиение «та«л, 6

) t

Сумматор

Входы для числа

° ф

P A1 81. А2 82 АЗ 83 А4 84

А3 ВЗ А4 84

Число 15 0 О О О О О О О О О О О О

О О 1 О О 1 О 1 0 О О О О

101000 100101.0

245

891

999 1 0 1 1 1 1 . 1 О О 1 О 1 0

Число 15 О

245 О

891 О

999 О

Число 15 О О 0 О

245 О О 1 1 .891 О О. О О

О О О

О О 9

О О 1

О О 1

О О О 1 О

0 О О О 1

1 О 0 1 О о о о

930313 !

Та 6 ли ца 3

Выходная шина для числа

14 15

19 20

21

О 0

Число 15 1

О О

1 1

1 1

0 1

0 О

О 0

245 1

891 1

999

1 О

1 1

1 1

2S

Зе

Табл.3 содержит двоичные коды, образовавшиеся на выходных шинах

13...22. Первая строка соответствует числу 15, вторая — 245, третья—

891, четвертая — 999 °

Быстродействие преобразователя увеличилось в два раза по сравнению с известным..Применение данного преобразователя кода позволит увеличить скорость. ввода данных в ЭВИ, что увеличит быстродействие обработки. информации в целом.

Формула изобретения

Преобразователь двоично-десятичного кода в двоичный, содержащий четыре . четырехраэрядных сумматора, причем вход первого разряда преобразователя соединен с выходом первого разряда преобразователя, входы второго и третьего разрядов преобразователя Соединены соответственно с первыми входами первого и второго разрядов первого. четырехразрядного сумматора, входы пятого, шестого и восьмого разрядов преобразователя соединены с вторыми входами соответственно первого, второго разрядов и первым входом четвертого разряда первого четырехразрядного сумматора, выход первого разряда первого четырехразрядного сумматора является выходом второго разряда преобразователя, выходы второго, третьего и четвертого разрядов первого четырехраэрядного сумматора соединены соответственно с первыми входами первого, второго и третьего разрядов второго четырехДазрядного сумматора, выходы первого, второго и третьего разрядов которого являются соответственно выходами третьего, четвертого и пятого разрядов преобразователя, выходы первого, второго, третьего и четвертого разрядов третьего четырехразрядного сумматора являются соответственно выходами седьмого, восьмого, девятого и десятого разрядов преобразователя, вход девятого разряда преобразователя соединен с первым входом первого разряда четвертого четырехразрядного сумматора и вторым входом первого разряда второго четырехразрядного сумматора, о т л и ч а ю щ и Й с я тем, что, с целью повышения быстродействия преобразования, в него введен пятый четырехразрядный сумматор, первые входы первого, второго, третьего и четвертого разрядов которого соединены соответственно с входами пятого, шестого, седьмого и восьмого разрядов преобразователя, вторые входы первого, второго и третьего разрядов пятого четырехразрядного сумматора соединены соответственно с входами десятого, одиннадцатого и двенадцатого разрядов преобразователя, вход девятого. разряда преобразователя соединен с первым входом четвертого. разряда второго четырехразрядного сумматора, выход четвертого разряда которого является выходом шестого разряда преобразователя, а выход переноса соединен с входом переноса третьего четырехразрядного сумматора, первые входы первого, второго, третьего и четвертого разрядов которого соединены с выходами соответствующих разрядов четвертого четырехразрядного

55 сумматора, первые входы второго, третьего и четвертого разрядов которого соединены соответственно с входами десятого, одиннадцато93031

" ВНЙИПИ Заказ 3473/65 Тираж 732 Подписное

Филиал ППП "Патент", г. Ужгород, уй. Проектная, 4 го и двенадцатого разрядов преобразователя, а вторые входы пер. вого, второго и третьего разрядов четвертого четырехразрядного сумматора соединены соответственно с входами десятого, одиннадцатого и двенадцатого разрядов преобразователя, выходы первого, второго, третьего и четвертого разрядов пятого четырехраэрядного сумматора соединены соот - 1в ветственно со вторыми входами .второго, третьего и четвертого разрядов второго четырехраэрядного сумматора и вторым входом первого разряда третьего четырехраэрядного сумматора, 1 входы четвертого и седьмого разрядов преобразователя соединены соответственно с первым и вторым входами

3 10 третьего разряда первого четырехраз" рядного сумматора, вход логического нуля соединен са входами переноса первого, второго, четвертого и пятого четырехраэрядних сумматоров, со вторыми входами четвертого разряда пеового, третьего, четвертого и пятого четырехразрядных сумматоров и со вторыми входами второго и третьего разрядов третьего четырехразрядного сумматора.

Источники информацииp принятые во- внимание при зкспер азизе.

1. Патент США И 3705299, кл. 235-. 155, опублик. 1973.

2. Авторское свидетельство СССР по заявке Н 2728547/24, кл. G 06 F 5/02, 23.02.79 (прототип).