Преобразователь двоично-десятичного кода в двоичный

 

О П И С A Н И Е,922723

ИЗОБРЕТЕНИЯ

Союз Советсиик

Социапистическик

Республик

К АВТРРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву (22) Заявлено 07. 04. 80 (21) 2937859/18-24 с присоединением заявки М (23}Приорнтет. (5I)M. Кл.

6 06 F 5/02

3Ьсударстеекый комитет

СССР

Опубликовано 23.04 82, Бюллетень Ме 15 по делаи иза4ретееий и открытий (53) УДК 681.325 (088.8) Дата опубликования описания 23.04 .82

К.И.Кучеренко вс;

1

Фрунзенский политехни ческий институт

" Юь» (72) Автор изобретения (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО

КОДА. В ДВОИЧНЫЙ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей кодов в арифметических устройствах.

Известно устройство преобразования

5 десятичного кода в двоичный, содержащее входной регистр с дешифратором десятичного кода, элементы И, элементы ИЛИ, запоминающее устройство, сумматор и генератор импульсов f13.

Недостаток известного устройства состоит в низком быстродействии при получении дополнительного кода, что связано с использованием дополнитель-, ных блоков преобразования.

Наиболее близким решением к изобретению по технической сущности и достигаемому результату является преобразователь кодов, содержащий входной регистр, группу элементов И, сумматор, сдвиговый регистр, триггер и элемент И, выполняющий преобразование путем последовательного суммирования весов групп разрядов входного кода Г2).

Недостатком данного преобразователя является ограниченность функциональных возможностей, что связано с отсутствием возможности получения дополнительного кода.

Цель изобретения - расширение функциональных возможностей, заключающихся в обеспечении преобразования как прямых так и дополнительного ко1 дов.

Поставленная цель достигается тем, что в преобразователь двоично-десятичного кода в двоичный, содержащий входной регистр, группу элементов И,. сумматор, сдвиговый регистр, триггер и элемент И, первый вход которого является тактовым. входом преобразователя, второй вход соединен с выходом триггера, а выход элемента И соединен с входом сдвигового регистра, выходы которого соединены с первыми входами элементов И группы, вторые ь»

В=ьКр(ь-<) H-2 у,, 1»,1. где ЬК1=К1 Ккв;=й-кка„, aK„ разница между обратным и квазиобратным кодами. То есть Кк =К -(L-1) Н+

4-1 4 4

+ @ьК-;, где "ьКв, „=ьК„= Н-15, так как исин =

3. пользуются всего 4 разряда 2 -2

hK =ÜÊ* t- =(Н-90), 90 - мах.записываемое число в десятках; ьК3=4К рт =(Н-900) =Н" 9 10 ьК. =H-9 .10" 1 ьК =Н 9 10"

Ll-1 Ф т.е. ьК =15+9.10 +...,,+9-10, эта формула справедлива для L>3 для L=3 ьК к=15+9 10", для L=2 6 KL,=15.

3 92272 входы которых соединены с выходами входного регистра, вход сброса которого соединен с входом сброса преобразователя и входом сброса сумматора, входом начальной установки сдвигового регистра и нулевым входом триггера, единичный вход которого является входом пуска преобразователя, тактовый вход сумматора соединен с выходом элемента И, введены триггер знака, дешифраторы прямого и дополнительного кодов и группа элементов ИЛИ, первые и вторые входы которых соединены с сответствующими выходами дешифраторов прямого и дополнительного кодов, информационные входы которых соединены с выходами элементов И группы, а первый и второй управляющие входы соединены соответственно с единичным и нулевым выходами триггера знака, выходы элементов ИЛИ группы соединены с входами сумматора.

На чертеже приведена блок-схема предлагаемого преобразователя.

Преобразователь состоит из входного регистра 1, выходы которого соединены с первыми входами группы элементов И 2, блока 3 управления, дешиФраторов 4 прямого и дополнительного кодов, группы элементов ИЛИ 5, сумматора 6, триггера 7 знака.

Один из возможных вариантов блока

3 управления содержит элемент И 8, первый вход которого соединен с тактовым входом 9 преобразователя, а

39 второй - .с выходом триггера 10, сдвиговый регистр 11. Входы триггера 10 соединены: единичный - с входом 12 пуска преобразователя, а нулевойс входом 13 сброса преобразователя.

Выход элемента И 8 соединен с входами синхронизации сдвигового регистра

1l и сумматора б.

Дешифраторы 4 прямого и дополнительного кодов построены из элементов

49

И, ИЛИ и НЕ и включают в себя дешифраторы, преобразующие десятичный код в прямой двоичный код для положительных чисел, или иначе называемые дешифраторами прямого кода, и дешифра50 торы, преобразующие десятичныи код в дополнительный, или иначе называемые дешифраторами квазиобратного кода, для .отрицательных чисел.

Преобразователь работает следую99 щим образом.

Квазиобратным кодом является синтезированный код отдельных разрядов двоично-,десятичного числа, дающии

3 ф при суммировании обратный или дополнительный двоичный код.

Если используют в преобразователе и двоичных разрядов, то максимально записываемое число Н=2 +2 +...2

О

Обозначим: P - прямой двоичный код; К - обратный двоичный код; тогда К=Н-Р, Д=К+1, где Д - дополнительный двоичный код.

X1,Õ, ..., Х - прямой, двоичный код каждого из L разрядов десятично, K=H-Р=Ц-< Х (Н-X .) - обратный код каждого из

L разрядов десятичного числа.

Если суммируют обратные коды двоично-десятичных разрядов, то получают следующий результат (Н-X )+(Н-Х )+...+(Н-X g)= -Н- е1

= LH-P что превышает значение обратного двоичного кора десятичного числа на (L-1) Н, т.е. для получения квазио& ратного кода уменьшают обратный код каждого из разрядов двоично-десятичного числа в общей сумме на (L-1 ) Н.

Причем для упрощения преобразователя квазиобратный код единиц (Х ) берут равным обратному четырехразрядному коду единиц, что позволяет получить его простым инвертированием прямого кода единиц; квазиобратный код разрядов Х -Х <» строят из тех же кодовых комбинаций, что и прямой код соответствующих разрядов, вследствие чего дешифраторы квазиобратного кода по сложности и числу элементов эквивалентны дешифраторам прямого кода; квазиобратный код разряда Xg равен Ккв

Кк =К -S, где К - обратный код разряда Х <, 5 922723 6

В данном случае S определено для 20 0010100»0101 l получения обратного двоичного кода десятичного числа. 30, 001»10»00001

S>=S-1> и соответственно для получения дополнительного двоичного чис- g 40 0101000 10101» ла bKL 14+9-10 "+...+9 -1О" .

В качестве примера рассмотрим пре- 50 0»0010 loo»01 образование числа 25 в двоичный дополнительный код, т.е. преобразователь для двух десятичных разрядов о (l =2). Для преобразования чисел. (0-99) необходимо 7 двоичных разрядов 2 =2 . Н=127; 25=20+5, т ° е. 25=

=2 +2 +2 или 0011001 - прямой. двоичный код ts числа 25;

»00 »О - обратный двоичный код

1 числа 25;

1100111 - дополнительный двоич-, ный код числа 25. го

Обратный Квазиобраткод ный код единиц

О 0000000»»»1 000»11

10» 101

1010011

1001001

011»»

0»0101

01010»

0 l00001

60 0»»00 10000»

70 1000110 О» 1001

80 101000 0101» 1

Чис- Прямой ло код

25 зо

Квазиобрат" ный код де сятков

» 10001

11001»

00 . 0000000 » 1 » 11

10 0001010» 1010 l

1 0000001»»»0 0001110

2 0000010»»101 000»01

3 00000» 11» 100 000»00

4 0000100 1» 10» 00010»

5 0000101»»010 0001010

6 0000»О»»001 0001001 з

7 0000 l »» 1 2000 0001000

8 OO01OOO»1O»1 ОООО111

9 0001001» 101 lo 0000»0

Кваэиобратный код единиц получается из прямого кода единиц простыу инвертированием; т.е. старшие разряды, начиная с 2, равны нулю. 45

2 +2 +2 =»2.Н-112=127-112=15=число, на которое нужно уменьшить обратный код десятков при получении обратного двоичного кода.

При получении дополнительного дво- о ичного кода кваэиобратный код десятков отличается на 14 от величины обратного кода десятков.

Чис- Прямой Обратный ло код код

90 10»010 0100101 00101»

Проверим правильность квазиобратного кода;

20=1011101, 5=0001010 (квазиобратный код),, 20+5=101» 01+0001010=1100111, где совпадает с действительным значением. Этот принцип распространяется и на любое другое число.

Записанное двоично-десятичное число в регистре 1 через группу элементов И 2, включаемых в определенные моменть. времени, блоком 3 управления подается на входы дешифраторов 4. В зависимости от состояния триггера 7, т.е. преобразования положительного или отрицательного числа, включаются те или иные цепи дешифраторов. Если преобразуемое число положительно,то включаются дешифраторы прямого кода, а если отрицательно, то включаются дешифраторы кваэиобратного кода.

Двоичные эквиваленты десятичных разрядов с выходов дешифраторов 4 прямого и дополнительного кодов через группу элементов ИЛИ 5 подаются на сумматор 6.

На выходе сумматора 6 получают двоичный код (дополнительный) ° Знак двоичного дополнительного кода считывают с триггера 7.

Запуск блока 3 управления осуществляется подачей импульса на вход 12 пуска, устанавливающего триггер 10 в единичное состояние. С помощью синхроимпульсов, поступающих на вход элемента И 8, .осуществляется управление работой сдвигового регистра

11 и сумматора 6. В начале каждого цикла преобразования младший разряд регистра » устанавливается в единичное состояние. Это позволяет опрашивать за один такт одну тетраду регистра l. После опроса последней

Формула изобретения

7 9227 тетрады регистра 1 сдвиговый регистр

11 переводится в нулевое состояние.

Эффективность предлагаемого устройства заключается в повышении быстродействия преобразования. 5

Преобразователь двоично-десятично го кода в двоичный, содержащий вход- 10 ной регистр, группу элементов И, сумматор, сдвиговый регистр, триггер и элемеыт И, первый вход которого является тактовым входом преобразователя второй вход соединен с выхо- 15 дом триггера, а выход элемента И соединен с входом сдвигового регистра, выходы которого соединены с первыми входами элементов И группы, вторые входы которых соединены с вы- 20 ходами входного регистра, вход сброса которого соединен с входом сброса преобразователя и входом сброса сумматора, входом начальной установки сдвигового регистра и нулевым 25 входом триггера, единичный вход которого является входом пуска преобразо23 8 вателя, тактовый вход сумматора сое-, динен с выходом элемента И, о т л ич а ю шийся тем, что, с целью расширения функциональных возможностей, заключающихся в обеспечении преобразования как прямых, так и дополнительного кодов, в него введены триггер знака, дешифраторы прямого и дополнительного кодов и группа элементов ИЛИ, первые и вторые входы которых соединены с соответствующими выходами дешифраторов прямого и дополнительного кодов, информационные входы которых соединены с выходами элементов И группы, а первый и второй управляющие входы соединены соответственно с единичным и нулевым выходами триггера знака, выходы элементов ИЛИ группы соединены с входами сумматора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 226260, кл. G 06 F 5/02, 1968.

2. Авторское свидетельство СССР

1 637808, кл. G 06 F 5/02, 1975 (прототип).