Устройство для возведения п-раз-рядных двоичных чисел b степень

Союз Советских

Социалистических

Республик

171

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 09.01.79 (21) 2709740 18-24 с присоединением заявки №вЂ” (23) Приоритет— (-1) М Кл з

G 06 F 7/38

Государствеииый комитет

СССР

Опубликовано 28.02.81. Бюллетень № 8

Дата опубликования описания 05.03.81 (53) УДК 681.327 (088.8) по делам изобретений и открытий (72} Авторы изобретения

А. А. Кожуховский и Г. В. Штаров

Сибирский филиал Всесоюзного научно-исследовательского института физико-технических и радиотехнических измерений — —-(71 } Заявитель (54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕН14Я а-РАЗРЯДНЫХ

ДВОИЧНЫХ ЧИСЕЛ В СТЕГ1ЕНЬ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при реализации технических средств дискретной автоматики ЦВМ.

Известно устройство для возведения двоичных чисел в третью степень. содержащее двоичный счетчик, элементы задержки. два сумматора, группы элементов И (1).

Недостатком устройства является то, что оно не может возводить в более высокую степень, чем третья.

Наиболее олизким по технической сущнос- то ти к предлагаемому является устройство для возведения п-разрядных двоичных чисел в степень, содержащее двоичный счетчик, два сумматора, группы элементов И (2).

Кроме того устройство содержит элементы задержки.

Известное устройство также не может возводить в степень большую трех.

Цель изобретения — расширение класса решаемых задач за счет реализации степени выше третьей. 20

Поставленная цель достигается тем, что в устройство для возведения и-разрядных двоичных чисел в степень, содержащее двоичный счетчик, два сумматора, группы элементов И, введены элементы И, ИЛИ, п-разрядный и к и-разрядный регистры (где к — показатель степени), причем информационные входы обоих регистров соединены с информационным входом устройства, разрядные выходы п-разрядного и кп-разрядного регистров подключены к первым входам элементов И соответственно первой и второй групп, выходы которых соединены соответст— венно с разрядными входами п-разрядного сумматора и через элемент ИЛИ с разрядными входами (к + 1) п-разрядного сумматора, выходы которого подключены к первым входам элементов И третьей группы, вторые входы элементов И первой и третьей. групп, а также первый вход элемента И соединены с выходом и-разрядного сумматора, вход которого подключен к выходу переполнения двоичного счетчика, вход которого соединен с выходом элемента И, второй вход которого является управляющим входом устройства, выходы элементов И третьей группы, соединены с разрядными входами кп — разрядного регистра, вторые входы элементов И второй группы подключены к разрядным выходам двоичного счетчика.

809171

Формула изобретения

На чертеже изображена блок-схема преЛлагаемого устройства., Устройство содержит и-разрядный регист1, и-разрядный сумматор 2, кп-разрядный регистр 3, (к + 1) -разрядный сумматор 4 результата, двоичный счетчик 5 (кп-разрядный), группы элементов И 6, 7 и 8, элементы И, И. IVi 9 и 10, соответственно информационный вход 11, управляющий вход 12.

В исходном состоянии регистры и сумматоры находятся в нулевом состоянии, сигнал нулевого состояния сумматора 2 дает разрешение для группы элементов И 6 и 7 и запрет для элемента И 9 с управляющим входом 12. Двоичное число Х параллельным или I oñëåäoâàòåëьным кодом либо последовательностью импульсов поступает íà Входы регистров и 3 и запоминается. Далее, через открытые элементы группы элементов

6 параллельным кодом число Х поступает в сумматор 2, сигнал ненулевого состояния сумматора 2 дает запрет для групп элементов И 6 и 7 и разрешение для элемента 9.

С управляющего входа 12 через открытый элемент 9 на счетчик 5 (опроса) начинают поступать импульсы, частота которых определяет быстродействие устройства. Счетчик 5 начинает считать импульсы и его первый разряд сравнивается с кп-разрядом регистра 3, 2-ой разряд — — с (к — 1) и-разрядом регистра 3, 3-ий разряд с (к-2)n разрядом и т.д., кп-разряд с 1-ым разрядом регистра 3. Сравнение происходит на элементах

И груnnl.I 8. Через те элементы И группы элеменfов 8, на первые входы которых поступает логическая «1», с регистра 3 будут проходить импульсы опроса, поступающие на другис их входы со счетчика 5 опроса.

Эти импульсы через элемент ИЛИ 10 будут поступать на сумматора 4 результата.

Таким образом. к моменту переполнения счетчика 5 опроса в сумматор 4 поступит Х импульсов. А сигнал переполнения поступит на шину вычитания сумматора 2, следоватсльно, в нем будет двоичное число (X-1). К следующему моменту переполнения счетчика опроса 5 в сумматор 4 поступит еще Х импульсов, а значит в нем будет двоичное число (Х -+ Х), тогда как в сумматоре 2 будет двоичное число (x - 2).

Таким образом, когда сумматор 2 досчитает до двоичного числа (Х-Х) = О, т.е. вер нется в исходное состояние, в сумматоре результата 4 будет двоичное число У ==- Х + Х + + Х = — Х Х = Х . Сигнал о нуХ раз левом состоянии сумматора 2 даст запрет для элемента 9 и разрешение для групп элементов И 6 и 7. Тогда через открытые элементы И 6 из регистра 1 двоичное число Х снова запишется в сумматор 2, а через открытые элементы И 7 в регистр 3 запишется двоичное число У. Сигнал ненулевого состояния сумматора 2 даст запрет на эле25

55 менты И 6 и 7 и разрешение на элемент 9.

С управляющего входа 12 через открытый элемент 9 импульсы начнут поступать на счет-чик опроса 5. Счетчик опроса 5 будет опрашивать группу элементов И 8, результат опроса поступает в сумматор 4 и к моменту установки сумматора 2 в исходное состояние в сумматоре 4 будет двоичное число.

Z = У+ У+ ...+ У = ХУ =ХХ =Хз

X рАз и цикл начнется сначала.

Таким образом, двоичное число Х можно возвести в степень к, то есть можно получить двоичное число Х где к определяется количеством разрядов регистра 3, сумматора

4, счетчика 5).

Преимуществами предлагаемого устройства являются: универсальность, унифицированность узлов, расширение функциональных возможностей (возможность возведения числа практически в любую степень) .

Повышено быстродействие за счет исключения линий задержки.

Устройство для возведения и-разрядных двоичных чисел в степень, содержащее двоичный счетчик, два сумматора, группы элементов И, отличающееся тем, что, с целью расширения класса решаемых задач за счет реализации степени выше третьей, в него введены элементы И, ИЛИ, п-разрядный и кп-разрядный регистры (где к — показатель степени), причем информационные входы обоих регистров соединены с информационным входом устройства, разрядные выходы п-разрядного и кп-разрядного регистров подключены к первым входам элементов И соответственно первой и второй групп, выходы которых соединены соответственно с разрядными входами и-разрядного сумматора и через элемент ИЛИ с разрядными входами (к + 1) и-разрядного сумматора, выходы которого подключены к первым входам элементов И третьей группы, вторые входы элементов И первой и третьей групп, а также первый вход элемента И соединены с выходом и-разрядного сумматора, вход которого подключен к выходу переполнения двоичного счетчика, вход которого соединен с выходом элемента И, второй вход которого является управляющим входом устройства, выходы элементов И третьей группы соединены с разрядными входами кп-разрядного регистра, вторые входы элементов

И второй группы подключены к разрядным выходам двоичного счетчика.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 491129, кл. G 06 F 7/38, 1973.

2. Авторское свидетельство СССР № 531153, кл. G 06 F 7/38, 1974.

Редактор Е. Кинив

Заказ 17/58

Составитель Н.Шелобанова

Техред А,. Войкас Корректор Г. Решетннк

Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий ! 13035, Москва, ж — 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4