Устройство для преобразования двоично-десятичных чисел в двоичные

(») 437068

ОПИСАНИЕ

ИЗОБРЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советееа

Социалистических

Ресвублик (61) Зависимое от авт. свидетельства (22) Заявлено 20.11.72 (21) 1847625/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 25.07.74. Бюллетень № 27

Дата опубликования описания 151.75 (51) M. Кл. G 06f 5/02

Государственный комитет

Совета Министров СССР па делам изобретений н открытий (53() УДК 681.325.53 (088.8) (72) Автор изобретения

А. В. Степанов

Ордена Ленина и ордена Трудового Красного Знамени завод «Арсенал» им. В. И. Ленина (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

ДВОИЧНО-ДЕСЯТИЧНЫХ ЧИСЕЛ В ДВОИЧНЫЕ

Изобретение относится к автоматике и вычислительной технике и предназначено для преобразования кодов.

Известны устройства для преобразования двоично-десятичных чисел в двоичные, содер- 5 жащие двоично-десятичный регистр, параллельные комбинационные сумматоры и схемы

«ИЛИ», в которых преобразование производится последовательным сдвигом и суммированием кода тетрад двоично-десятичного чис- 10 ла.

Цель изобретения — повысить быстродействие преобразования.

Предложенное устройство содержит двоично-десятичный регистр, параллельные комби- 15 национные сумматоры и схемы «ИЛИ». Выход каждого i-го разряда старшей тетрады двоично-десятичного регистра соединен со входами i го и (i — 2)-го разрядов первого параллельного комбинационного сумматора, со вхо- 20 дами соответствующих младших разрядов которого соединены выходы всех разрядов следующей тетрады двоично-десятичного регистра, кроме выхода старшего разряда этой тетрады, выход каждого j ro разряда первого па- 25 раллельного комбинационного сумматора соединен со входами j-го и (1 — 2) -го разрядов последующего параллельного комбинационного сумматора, выход старшего разряда каждой k-ой тетрады двоично-десятичного регист- 30 ра соединен со входом 4 (К вЂ” 1)-го разряда (.К вЂ” 1) -го параллельного комбинационного сумматора через соответствующую схему

«ИЛИ», вход которой соединен с выходом (4k — 5-го разряда того же сумматора.

Схема устройства, для случая преобразования трехразрядного двоично-десятичного числа в двоичное, изображена на чертеже.

Устройство содержит одноразрядные сумматоры 1 — 3 и полусумматоры 4 — 6, образующие параллельный комбинационный сумматор 7; сумматоры 8 — 14 и полусумматоры 15—

17, образующие параллельный комбинационный сумматор 18; триггеры 19 — 22, 23 — 26, 27 — 30, образующие разряды тетрад двоичнодесятичного регистра 31, схемы «ИЛИ» 32 и 33.

Выходы триггеров 19 — 22 старшей тетрады подключены на входы сумматора 7 со сдвигом на один и три разряда. На входы сумматора 7 поступает также код с выходов триггеров 23 — 26 второй тетрады. При этом на одноразрядный сумматор 2 поступают три слагаемых (с триггеров 20, 22, 23). Однако при использовании двоично-десятичного кода «8, 4, 2, 1», при наличии «единицы» в триггере

23 старшего разряда второй тетрады, в триггерах 24 и 25 могут быть только «нули», и наоборот: при наличии «единиц» в триггерах 24 или 25, в триггере 23 может быть только

437068

Составитель В. Игнатущенко

Техред А. Дроздова Корректор А. Дзесова

Редактор О. Кунина

Заказ 74/16 Изд. № 89 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, K-35, Раушская наб,, д, 4/5

Типография, пр. Сапунова, 2

«нуль». Таким образом, при наличии сигнала

«единица» на входе схемы «ИЛИ» 33 с выхода триггера 23 сигнал переноса сумматора 1, поступающий на второй вход схемы 33, всегда равен «нулю», так как нет сигнала на выходе переноса полусумматора 4. Если же сигнал переноса сумматора 1 равен «единице» (при наличии «единицы» в триггерах 24 или 25, то на первом входе схемы «ИЛИ» 33 сигнал равен «нулю» (в триггере 23 «нуль»). Выходы сумматора 7, в свою очередь подключены со сдвигом на один и три разряда на входы параллельного комбинационного сумматора 18, на входы которого поступает также код с выходов триггеров 27 — 30 последней тетрады. Здесь на одноразрядный сумматор 8 поступают три слагаемых — с cyMMaroра 7, триггера 26 и триггера 27. Благодаря использованию схемы «ИЛИ» 32, на выходы сумматора 18 также, как и в предыдущем случае, поступает правильное значение суммы.

Таким образом, в сумматоре 7 содержимое старшей тетрады регистра 31, умноженное на

«10», суммируется с содержимым следующей тетрады.

Результат этой операции на сумматоре 18 также умножается на «10» и суммируется с содержимым третьей тетрады. Таким образом, устройство реализует алгоритм преобразования двоична-десятичного числа в двоичное.

После записи исходного числа в регистр 31 через время, необходимое для срабатывания сумматоров, на выходах сумматора 18 появляется двоичный код числа, соответствующий двоично-десятичному коду, записанному в

5 регистре 31.

Предмет изобретения

Устройство для преобразования двоично-десятичных чисел в двоичные, содержащее дво10 ично-десятичный регистр, параллельные комбинационные сумматоры и схемы «ИЛИ», отличающееся тем, что, с целью повышения быстродействия, выход каждого i-го разряда старшей тетрады двоично-десятично15 ro регистра соединен со входами i ãî и (i — 2) -го разрядов первого параллельного комбинационного сумматора, со входами соответствующих младших разрядов которого соединены выходы всех разрядов следующей

20 тетрады двоично-десятичного регистра, кроме выхода старшего разряда этой тетрады, выход каждого j-ro разряда первого параллельного комбинационного сумматора соединен со входами j-го и (j — 2)-го разрядов последую25 щего параллельного комбинационного сумматора, выход старшего разряда каждой k-ой тетрады двоично-десятичного регистра соединен со входом 4 (К вЂ” 1)-го разряда (К вЂ” 1)-го параллельного комбинационного сумматора

30 через соответствующую схему «ИЛИ», вход которой соединен с выходом (4k — 5)-ro разряда того же сумматора.