Патент ссср 417911

ОПИСАНИЕ 4)79И

ИЗОЬЕЕт ЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

М. Кл. Н 03k 21,/00

Заявлено 05.1!.1971 (№ 1627542l26-9) с присоединением заявки №

Приоритет

Опубликовано 28.02.74. Бюллетень ¹ 8

Дата опубликования описания 08.08.74

Гаеудврстеанюй каиитат

Совета Министрав СС Р па делам изааратаний и аткрытий

УДК 681.325(088.8) Авторы изобретения

В. Н. Руфицкий и А. И. Стаханов

Заявитель

ВЫСТРОДЕЙСТВУЮЩИ Й D-TP И ГГЕР

Изобретение относится к быстродейству1ощим синхронным элементам памяти цифровых вычислительных машин и других устройств дискретной автоматики, в частности к D-триггерам, реализованным в виде монолитных интегральных схем.

Известны быстродействующие синхронные

D-триггеры, содержащие бистабильные ячейки первого и второго уровней, построенные на двухуровневых переключателях тока, имеющих входную и выходную взаимодействующие схемы запоминания.

Однако в таких триггерах отсутствует одновременная блокировка входа D и выходов Q, Q на длительнос1ь синхроимпульса. Это не позволяет путем изменения длительности синхроимпульса задерживать момент выходной реакции триггера относительно момента внутреннего запоминания входной информации на любую необходимую величину независимо от изменений информационного сигнала D во время действия синхроимпульса. Этот недостаток особенно существенно сказывается в функциональных схемах, элементы памяти которых синхронизируются одной последовательностью синхроимпульсов, и при наличии неустранимых перекосов между синхроимпульсами, поступающими на передающие и принимающие элементы памяти, что как правило, приводит к полной потере работоспособности функциональной схемы.

Цель изобретения — построение на двухуровневых переключателях тока быстродейст5 вующего D-триггера, в котором функционально реализуется блокировка входа D и выходов Q, Q на длительность синхроимпульса.

Это достигается тем, что каждая схема за10 поминания содержит первый дополнительный транзистор, база и эмиттер которого объединены с базой и эмиттером опорного транзистора переключателя тока второго уровня, а коллектор через резистор подключен к источ15 нику питания, и второй дополнительный транзистор, база и эмиттер которого объединены с базой и эмиттером транзистора прямого плеча бистабильной ячейки второго уровня, а ,коллектор через резистор подключен к источ20 нику питания. Входная и выходная схемы запоминания связаны через двухвходовую схему

«И», у которой один вход соединен с коллектором второго дополнительного транзистора входной схемы запоминания, другой вход — с

25 коллектором первого дополнительного транзистора выходной схемы запоминания и выход— с информационным входом выходной схемы запоминания.

Для сокращения оборудования и потребля30 емой мощности схема «И;) выполнена посред417911

15

Fi(t+1) Q(t+1) г(-+ I) Q (t+1) Q(t)

Q(t) q(t)

Q(t) Q(t)

q(t) 20 ством объединения коллектора второго дополнительного транзистора входной схемы запоминания с коллектором первого дополнительного транзистора выходной схемы запоминания и подключения точки объединения коллекторов через резистор к источнику питания, непосредственно к входу эмиттерного повторителя, выход которого служит выходом схемы «И».

На чертеже показана принципиальная схема D-триггера.

Триггер содержит входную схему 1 запоминания, выходную схему 2 запоминания и схему «И» 3 (здесь и далее используются операторы положительной логики) . Вход 4 является информационным входом D-триггера, вход 5 — синхровходом D-триггера, входы 6 и 7 служат для асинхронной установки

Схема «И» служит для образования внутреннего контура обратной связи, запоминающего входную информацию D на время действия синхроимпульса.

D-триггер синхрониз@руется импульсами вида «0 †10». С приходом на синхровход 5 переднего фронта си хроимпульса («О 1») входная и выходная схемы запоминания одновременно переходят в режим хранения, благодаря чему входная и выходная информация триггера фиксируется и становится независимой от изменений сигнала на информационном входе 4.

С приходом на синхровход 6 заднего фронта синхроимпульса («1 О») входная и выходная схемы запоминания одновременно открываются, а контур обратной связи запоминает и передает на выходы триггера информацию, зафиксированную входной схемой запоминания в момен" прихода переднего фронта синхроимпульса. После прихода заднего фронта синхроимпульса никакие изменения сигнала на информационном входе 4 также не влияют на состояние выходов 8 и 9 триггера, посколь,ку при C(f) =1 функция F>, вырабатываемая входной схемой запоминания, постоянна и равна «1». Таким образом, во время действия синхроимпульса вход 4 и выходы 8 и 9 заблокированы, что отвечает цели изобретения.

ЗО

D-триггера в «О» и «1» соответственно. Входы

8 и 9 являются прямым и инверсным выходами D-триггера.

1хаждая схема запоминания (см. таблицу), в зависимости от сигнала D(t) на входе 4 и сигнала С(/) на входе 5 вырабатывает на коллекторе первого дополнительного транзистора (транзистор 10 схемы 1, транзистор 11 схемы 2) функцию Ft(t+1), на коллекторе второго дополнительного транзистора (транзистор 12 схемы 1, транзистор 13 схемы 2)— функцию F (t —, 1), на коллекторе транзистора прямого плеча бистабильной ячейки (транзистор 14 схемы 1 транзистор 15 схемы 2)— функцию Я(/+1) и на коллекторе транзистора инверсного плеча бистабильной ячейки (транзистор 16 схемы 1, транзистор 17 схемы 2) — функцию Q(t+1).

Таблица

Предмет изобретения

Быстродействующий D-триггер, содержащий бистабильные ячейки первого и второго уровней, построенный на двухуровневых переключателях тока, содержащих входную и выходную взаимодействующие схемы запоминания, отличающийся тем, что, с целью обеспечения блокировки входа и выходов на длительность синхроимпульса, каждая схема запоминания содержит первый дополнительный транзистор, база и эмиттер которого объединены с базой и эмиттером опорного транзистора переключателя тока второго уровня, а коллектор через резистор подключен к источнику питания, и гторой дополнительный транзистор, база и эмиттер которого объединены с базой и эмиттером транзистора прямого плеча бистабильной ячейки второго уровня, коллектор через резистор подключен к источнику питания; входная и выходная схемы запоминания связаны через двухвходовую схему «И», у которой один вход соединен с коллектором второго дополнительного транзистора входной схемы запоминания, другой вход соединен с коллектором первого дополнительного транзистора выходной схемы запоминания и выход соединен с информационным входом выходной схемы запоминания.

417911

Составитель В. Руфицкий

Текрсд Г. Васильева Корректор T. Добровольская

Редактор T. Рыбалова

Типография, пр. Сапунова, 2

Заказ 1758j20 Изд. № 1359 Тираж 81! Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 7К-35, Раушская наб., д. 475