Патент ссср 402058

 

— А -H И Е 402058

О П И С

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №вЂ”

Заявлено 06.V11.1972 (№ 1806894 18-24) с присоединением заявки №вЂ”

Приоритет

Опубликовано 12.Х.1973. Бюллетень ¹ 41

Дата опубликования описания 25.II.1974

М. Кл. 6 Ilc 11/00

G 11с 29/00

Государственный комитет

Совета Министров СССР ло делам изобретений. и открытий.

УДК 681.327.66(088.8) Автор изобретения

Л. М. Чахоян

Заявитель

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С БЛОКИРОВКОЙ

НЕИСПРАВНЫХ ЗАПОМИНАЮЩИХ ЭЛЕМЕНТОВ

Предлагаемое запоминающее устройство (ЗУ) с блокировкой неисправных запоминающих элементов (ЭЭ) может быть использовано в вычислительных машинах различного назначения.

В современных вычислительных MBIIJHE|Bx находят широкое применение полупроводниковые запоминающие устройства (ППЗУ) с различной системой организации цепей выборки, например система с поразрядной организацией цепей выборки (одноразрядная организация ЗУ).

Известные ЗУ с блокировкой неисправных запоминающих элементов, содержат регистр адреса, соединенный через дешифраторы и формирователи шин Х и У с блоком запоминающих элементов, блок обнаружения неисправных запоминающих элементов, резервные запоминающие элементы, формирователь дополнительной шины У, логические элементы

«ИЛИ» шин Х и У.

Предлагаемое ЗУ отличается от известных тем, что, с целью повышения надежности работы, выходы блока обнаружения неисправных запоминающих элементов соединены со входами элементов ИЛИ» дополнительной шины У и элементов «ИЛИ» шин Х. Другие входы элементов «ИЛИ» шин Х соединены с соответствующими выходами дешифратора адреса шин Х, а выходы этик элементов соедпиены с соответствующими формирователями шин Х, выход элемента «ИЛИ» шины У соединен со входами формирователя дополнительной шины У н дешифраторов шин Х и У.

Блок-схема ЗУ с поразрядной организацией цепей выооркн с блокнронкой нснснравнык 3<1по. нннающнк элементов приведена на чертеже.

ЗУ содержит регистр адреса 1, дешифратор адреса шнн Х 2, дешифратор адреса шин У 3, 10 формирователи шнн Х н У 4, блок запоминающих элементов 5, блок обнаружения неисправных ЗЭ 6.

Выходы регистра адреса 1 и блока 6 соединены с шинами кода адреса 7. Выходы реги15 стра адреса 1 соединены через дешифраторы

2 и 3 н формирователи 4 с блоком 5. Выходы блока 6 соединены с логическими элементами

«ИЛИ» 8 и 9. Выкод элемента 8 соединен с входами дешифраторов 2 и 3 и формирователя

2й 10 дополнительной шины У. Выходы элементов 9 соединены через формирователи 4 с шинами Х.

Блок 5 включает 18 ЗЭ, из которых два

ЗЭ вЂ” резервные. Резервные ЗЭ расположены

25 на пересечениях дополнительной шины У и двух шпн Х, управляемык элементами «ИЛИ»

9.

В поле 4 к 4, согласно числу выкодовдсшифраторов 2 и 3, неисправнык ЗЭ могуг быть

Зр расположены произвольно. 1псло выходов

Патент ссср 402058 Патент ссср 402058 

 

Похожие патенты:

Изобретение относится к микроэлектронике и может быть использовано для создания ЭРПЗУ с повышенной информационной плотностью на основе МОНОП-транзисторов, в частности, перепрограммируемых инжекцией горячих носителей заряда
Наверх