Запоминающее устройство

ОПИСАНИЕ 3853I9

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскив

Сациалистическиа

Респуйлик

Зависимое от авт. свидетельства №

Заявлено 10.1.1972 (№ 1736514/18-24) с присоединением заявки №

Приоритет

Опубликовано 29.Ч.1973. Бюллетень № 25

Дата опубликования описания 23.VIII.1973

М. Кл. G 11с 29/00

Комитет ло делаю изооретеиий и открытий ори Совете Министров

СССР

УДК 681.327.6(088.8) Авторы изобретения

Заявитель

В. И. Корнейчук, А. В. Городний и А. И. Небукин

Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Известно запоминающее устройство (ЗУ), содержащее регистр адреса, выходы которого через дешифраторы, адреса подключены ко входам накопителей, выходы которых подсоединены к соответствующим регистрам слова, схему равенства кодов, входы которой подключены к выходам регистров слова, а выход — к одному входу схемы «И», другой вход которой подключен к блоку управления, а выход — к одному из регистров слова, схему

«ИЛИ», группы схем «И» по количеству накопителей и выходной регистр.

Недостатком известного устройства является то, что при наличии отказов в одноименных запоминающих ячейках накопителей не происходит выдачи информации. Это снижает надежность и эффективность известного ЗУ.

Описываемое ЗУ отличается от известного тем, что оно содержит дополнительные регистры слова по количеству накопителей, входы которых подключены к выходам соответствующих основных регистров слова, схемы поразрядной проверки по количеству накопителей, одни входы которых подсоединены к выходам соответствующих основных регистров слова, другие — к выходам дополнительных регистров слова, а выходы — к управляющим входам групп схем «И», информационные входы которых подключены к блоку управления, а выходы — ко входам соответствующих основных регистров слова, выходы которых через схему

«ИЛИ» подсоединены к выходному регистру.

Это позволяет повысить надежность устройства.

На чертеже дана блок-схема предложенного ЗУ, содержащего, например, два накопителя.

ЗУ содержит регистр адреса (PA) 1 с информационным входом 2. Выход регистра РА

10 1 связан через дешифратор адреса (ДА) 8 и 4 соответственно с накопителями 5 и б. Накопитель 5 соединен с основным регистром слова (PC) 7, один выход которого связан со схемой равенства кодов (СРК) 8, дополнительным PC

15 9 и схемой поразрядной проверки (СПП) 10, а другой — со схемами «ИЛИ» 11. Другой накопитель б соединен с основным PC 12, один выход которого подключен к СРК 8, дополнительному PC 18 и СПП 14, а другой — к схе20 мам «ИЛИ» 11. Схема СРК8 через схему «И»

15 соединена с PC 7. Выход СПП 10 связан с выходом РС 9, а выход СПП 10 — с управляющими входами групп схем «И» 1б выходы которых соединены с управляющими входами PC

25 7. PC 18 соединен с СПП 14, выходы которой подключены к управляющим входам групп схем «И» 17, выходы которых связаны с управляющими выходами PC 12. Выход схем

«ИЛИ» 11 подключен к выходному регистру

30 PC 12. Выход схем «ИЛИ» 11 подключен к вы385319

15 го

Зо

3 ходкому регистру (BP) 18, который имеет информационный вход 19 и выход 20. Информационные входы накопителей 5 и 6 соединены с

BP 18. РА 1, PC 7, 9, 12, И, BP 18, накопители 5, б, схема «И» 15, информационные входы

ГСИ 16 и 17 связаны с блоком управления (БУ) 21, который имеет вход 22 и выход 28.

Предложенное ЗУ работает следующим образом.

На РА 1 по входу 2 поступает адрес запоминающей ячейки устройства, к которой необходимо обратиться. Из накопителей 5 и б происходит выборка содержимого одноименных запоминающих ячеек собственно на PC 7 и PC

12. Поступившие в PC 7 и PC 12 коды подаются на СРК 8. При наличии равенства СРК 8 вырабатывает сигнал, поступающий через схему «И» 15 на РС 7 и разрешающий выдачу кода, который с PC 7 переписывается через схемы «ИЛИ» 11 на BP 18. В случае невыполнения равенства выдачи не происходит, а содержимое PC 7 и 12 подается соответственно в PC

9 и 18. В те же ячейки накопителей 5 и 6 производится запись обратных кодов содержимого PC 7 и 12 с последующим считыванием этих кодов на PC 7 и 12. Коды с PC 7 и 9 поступают на СПП 10, а с PC 12 и 18 — на СПП 14.

При несовпадении прямого и обратного кодов одноименных разрядов СПП 10 выдает через группы схем «И» 16 разрешающие сигналы на

РС 7 на выдачу через схемы «ИЛИ» и BP 18 только этих разрядов. Выдача содержимого разрядов РС 7 происходит в обратном коде, т. е. íà BP 18 поступает прямой код первоначального содержимого разрядов ячейки накопителя 5. Выходы разрядов PC 7, прямой и обратный коды которых совпадают, блокируются, и записи цифр этих разрядов в BP 18 не происходит. Работа СПП 14, групп схем

«И» 17 происходит аналогично, и с PC 12 через схемы «ИЛИ» 11 íà BP 18 выдается содержимое тех разрядов, прямой и обратной коды которых не совпадают.

Следовательно, в предложенном ЗУ разряды, которые отказали в запоминающей ячейке одного накопителя, записываются в выходной регистр по содержимому одноименных разрядов соответствующей ячейки другого накопителя, что позволяет достоверно воспроизводить информацию.

Пример. Допустим, в некоторую ячейку устройства было записано слово 01001101, и при очередном считывании содержимого этой ячейки с накопителей 5 и 6 íà PC 7 выдается

11001111, а на РС 12 — 00001001 (подчеркнутые цифры соответствуют отказавшим разрядам ячеек). На СРК 8 поступает информация с РС 7 и 12. Условие сравнения не выполняется, и выдача слова на BP 18 не происходит, Слова, находящиеся в PC 7 и 12, пересылаются соответственно в РС 9 и И, а в накопителях 5 и б происходит запись обратных кодов содержимого регистров РС 7 и 12 и последующее их считывание на эти же регистры. При этом в PC 7 поступит код 10110010, а в РС 12 код — 10110010. СПП 10 через группу схем

«И» 16 разрешает выдачу в обратном коде 1, 3, 4, 5, 6, 7 разрядов (счет ведется с младших разрядов) РС 7, т. е. будет выдан код: 10011.1 (точками отмечен разряд слова, выдача которого блокируется). С выхода СПП 14 через группу схем «И» 17 поступают сигнал íà PC

12 на выдачу в обратном коде 1, 2, 4, о, 6, 8 разрядов PC 12, т. е. будет выдан код; 0.001.01 (выдача содержимого 3, 7 разрядов блокируется). На выходе схемы «ИЛИ» 11 будет код

01001101, который и записывается в BP 18.

Предмет изобретения

Запоминающее устройство, содержащее регистр адреса, выходы которого через дешифраторы адреса подключены ко входам накопителей, выходы которых подсоединены к соответствующим регистрам слова, схему равенства кодов, входы которой подключены к выходам регистров слова, а выход — к одному входу схемы «И», другой вход которой подключен к блоку управления, а выход — к одному из регистров слова, схему «ИЛИ», группы схем

«И» по количеству накопителей и выходной регистр, отличающееся тем, что, с целью повышения надежности устройства, оно содержит дополнительные регистры слова по количеству накопителей, входы которых подключены к выходам соответствующих основных регистров слова, схемы поразрядной проверки по количеству накопителей, одни входы которых подсоединвны к выходам соответствующих основных регистров слова, другие — к выходам дополнительных регистров слова, а выходы — к управляющим входам групп схем «И», информационные входы которых подключены к блоку управления, а выходы — ко входам соответствующих основных регистров слова, выходы которых через схему «ИЛИ» подсоединены к выходному регистру.

Редактор Л. Утехина

Составитель В. Рудаков

Техред Е. Борисова

Корректор Л. Царькова

3 ак аз 2334/12 Изд, Kv 674 Тираж 576 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2