Многоканальный коррелятор

 

ОПИ САНИ Е

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

М. Кл. G 06f 15,/34

Заявлено 19, V,1971 (№ 1660003118-24) с присоединением заявки №

Приоритет

Опубликовано 21.V1.1973. Бюллетень № 27

Дата опубликования описания 16.1.1974

Гасударственный комитет

Совета Министров СССР па делам изобретений и аткрытий

УДК 681.325.36 (088.8) Авторы изобретения

Г. Я. Бахчиев, Э. А. Саакян и П. И. Погребецкий

Заявитель Тбилисский филиал Всесоюзного научно-исследовательского института метрологии им, Д. И. Менделеева

МНОГОКАНАЛЬНЫЙ КОРРЕЛЯТОР

Изобретение относится к технике статистических измерений параметров случайных процессов, Предлагаемый многоканальный цифровой коррелятор предназначен для вычисления 5 оценок авто- и взаимокорреляционных функций реализаций центрированных, стационарных эргодических на интервале наблюдения процессов.

Известны многоканальные цифровые корре- 1о ляторы, строящиеся на базе преобразователей типа аналог — код, регистров сдвига, мпожительного блока, коммутаторов и выходных накопителей. Однако эти корреляторы отличаются громоздкостью, сложностью конструк- 15 тивных связей узлов и низким быстродействием. Это вызвано тем, что в устройствах предусматривается последовательное перемножение текущей ординаты одного из процессов на гг ординат другого процесса, каждая 20 из которых сдвинута по времени относительно текущей ординаты первого из процессов на

1 величину К т, где К=О, 12 ..., n — 1; т =

/экв

Известны также устройства, строящисся на 25 базе преобразователей типа аналог-код, регистров сдвига, нако1пителей, триггера и синхронизатора. Они тоже отличаются громоздким оборудованием, низкими быстродействием п надежностью. Последние два обстоятельства 3п вызваны необходимостью осуществления после каждого преобразования сигналов (т+2)кратного сдвига содержимого рсгистров, что существенно увеличивает как всроятность сбоя каждого из разрядов сдвигового регистра (что может отразиться а результатах анализа), так и периоды между очсрсднымп преобразованиями исходных процсссов.

Цель предлагаемого изобрстения — повышение быстродействия и надежности многоканального цифрового коррелятора, а также упрощение конструкции устройства. Для этого в состав коррелятора кроме двухканального время-импульсного преобразователя типа аналог-код, регистров сдвига, выходных накопителей и триггера вводится (т+1)-разрядный двоичный вычитающий счетчик, схемы

«И» и «ИЛИ» и элемент временной задсржкп, причем сдвиговые регистры объединены в m каскадов каждый по гг разрядов, выходы младших разрядов которых, начиная с llcpвого .по m-ый каскад, связаны соответственно с входами первого, второго, ... m-го разрядов псрвого накопителя; выходы вторых разрядов регистров, начиная с первого по пг-ый, соответственно со входами первого по m-ый разряд второго накопителя и т. д., выходы п.-ых разрядов сдвиговых регистров, начпная с первого по т-ый, соответственно со вход,".мп первого по т-ый разряд и-го накопителя, 387370

15 входы»(e установки единицы младших разрядов регистров, начиная с перв"го по т-ый, связаны соответственно с,шинами перезаписи инверсного кода второго, третьего .и т. д. (т+1) -го разряда вычитающего счетчика.

Сдвиговые шины всех каскадов сдвиговых регистров объединены,с шиной опроса инверсного кода счетчика, с шиной сброса счетчика, нулевым входсч триггера, управляющим выходом конца прсобразования преобразователя

1и входом элемента временной:задержки. Выход .последнего параллепьно с первым информационным выходом преобразователя ерез схему «ИЛИ» связан со входом вычитания счетчика, второй же информационный выход преобразователя связан со счетным входом триггера и с импульсным входом схемы «И», управляющим входом связанным с сдиничным потенцпа II>Hblõ выходом триггера, а выход схемы «И» подключен к шинам опроса прямого кода выходных вентилей сдвиговых регистров.

На чертеже приведена блок-схема предлагаемого коррелятора.

Устройство содержит двухканальный время-импульсный преобразователь 1 THIIB аналог-код, вычптающий (т+1) -разрядный двоичный счетчик 2, т, п-разрядных сдвиговых регистров 8, п (2т+1) -разрядных накопителей 4, логическую схему «ИЛИ» 5, триггер 6, логическуlo схему «И» 7 и элс IcHT временной задержки 8.

Младшие mр,азрядов каждого из и накопителей 4 представляют сумматор со сквозным переносом, а старшие m+t разрядов — обычный двоичный счетчик. Каждып из накопителей снабжен триггером знака, входом связанного с выходом старшего разряда накопителя, а единичным дифференциальным выходом— со входом младшего разряда.

Все разряды счетчика 2, кроме первого разряда, снабжены вентилями инверсного кода, а каждый из т регистров 8 — системой из и вентилей прямого кода.

Клеммы а и б, подключенные к входач Ilp0образоватсля 1, — ннформационныс входы коррелятора. На кл"мму в подается напря»спис смещения.

Первый информационный выход преобразователя I подключен через схему «ИЛИ» 5 к входу вычитания счетчика 2, второй жс информацишшый выход связан со счетным входом триггера 6 и с импульсным входом схемы «И» 7, управляющим входом, подключенным к единичному потенциальному выходу триггсра 6, а управляющий выход преобразователя связан одновременно с шиной опроса ч сброса счетчика 2, нулевым входом триггера б, с сдвиговой шиной каждого из т регистров 8 и с входом элемента временной задер>кки 8. Выход последнего через схему

«ИЛИ» 5 связан со входом вычитания счетчика 2, поразрядные выходы инверсного кода которого, начиная со второго по (т+1) -ый разряд, связаны с единичными входами

65 младших разрядов соответствующих регистров 8.

Выходы прячого кода, начиная с первого по п-ый разряд, первого (верхнего) из т регистров 8 связаны с входами младших разрядов соответствующих и накопителей 4, выходы второго регистра — со входами вторых разрядов соответствующих накопителей и т. д., выходы т-го регистра — со входами т-ых разрядов соответствующих накопителей.

Цепи начальных установок, триггсры знака и их связи, а тапке выходные вентили счетчика 2 и регистров 8 на чертеже не показаны.

В исходном состоянии все разряды счетчика 2 находятся в единичном положении, триггер 6 — в нулевом положении, схема «И» 7 закрыта, сдвиговые регистры 8 очищены, в каждом из накопителей 4 зафиксировано число Л (— Е +Š— — ) в виде инверсного ко4

:2 да числа Л/(Š— Е+ — ), а каждый из тригге4 ров знака находится в положении «1».

О о

Исследуемые процсссы Х(/) и У(/) подаются соответственно на клеммы а и б в аналоговом виде, а на клемму в — напряжение смещения Е.

В преобразователе 1 производится квантоо о ванне по времени процессов Х(/)+Е и Y(t)+ о

+E с частотой f„„. Ординаты X(t,)+E и

Y(i,,) +E указанных смещенных процессов прсооразуются в пакеты импульсов с количеством импульсов в последовательности, соответственно равными

0 Х(/гс)+Е 2(2" — 1), 0 - У(А -)+Е = 2(2» 1)

«О

Дискрста У(/гт) +E, формируемая на информационном vûõoäå прсобразователя 1 в киде последовательности импульсов, поступает через схему «ИЛИ» 5 на вход вычитания счетчика 2, последовательность >кс импульсов дискрсты Х(/гт) +E с выхода преобразователя 1 подастся на счетный вход триьчера б и импульсный вход схемы «И» 7.

Г!осле окончания /г-го преобразования в старших m разрядах счет гика 2 фиксируется

Y(й-.) +Е инверсный код целой части числа

2 а в процсссс же й-го преобразования на выходе схемы «И» 7 формируются импульсы, прох (/г-.) + Е изводящис кратный опрос регист2 ров 8.

Импульсом конца преобразования, формируемым на выходе преобразователя 1, производится сброс триггера 6, сдвиг вверх на один разряд содержимого регистров 8 с одновременным опросом и сбросом счетчика 2 с по387370 следующей (через элемент задержки 8 и схему «ИЛИ» 5) подачей единицы на вход счетчика 2. В результате все разряды последнего устанавливаются в единичное положение, в младшем разряде первого регистра фиксируется код второго разряда числа У(йт) +Е, в младшем разряде второго регистра — код третьего разряда числа У(йт)+Е и т. д., в младшем разряде т-го регистра — код (m+1)-го разряда указанного числа.

После окончания k-го преобразования ис1 следуемых сигналов через время тю — — — (f—

f рабочая частота комплектующих элементов устройства, то — длительность задержки элемента 8) возможно осуществлять (К+1) -ое преобразование выходных сигналов. Указанное обстоятельство существенно повышает быстродействие коррелятора.

Последующий (/г+1) -ый такт анализа осуществляется в описанной последовательности.

В устройстве в качестве счетчика 2 используется вычитающий счетчик, а пе счстчик прямого счета. Это вызвано необходимостью сброса счетчика одним коротким импульсом.

Поскольку в схеме шины сброса и опроса счетчика 2 объединены с шиной сдвига всех регистров 8, то в случае использования счетчика прямого счета один короткий импульс не обеспечил бы сброса последнего, хотя он и успел бы опросить счетчик. Следовательно, для сброса счетчика прямого счета потребовался бы импульс широкой длительности либо серия из (т+1) коротких импульсов.

В первом случае это привело бы к нарушению работы регистров 8, а во втором случае осуществился бы (т+1) -кратный сдвиг кодов в регистрах 8, что недопустимо. Для сброса же на «нуль» вычитающего счетчика вполне достаточно одного короткого импульса, поскольку при переходе триггера с единичного положения в нулевое на его нулевом дифференциальном выходе импульс переноса не формируется.

Подключение выхода преобразователя 1 к счетному входу триггера б и к импульсному входу схемы «ИЛИ» 7 вызвано следующими соображениями. Если рассматриваемая связь завершилась бы только на счетном входе триггера, то необходимо было бы шину опроса регистров 8 связать не с выходом схемы

И» 7, а с единичным дифференциальным выходом триггера. А это вызовет при установке триггера в «нуль» формирование импульса на единичном дифференциальном выходе триггера б, если последний до установки в «нуль» находился в положении единицы. Указанный импульс произвел бы дополнительный перенос содержимого регистров в выходные накопители, что недопустимо. Связь же счетного входа триггера б с импульсным входом вентиля, управляющим входом, подключенным к единичному потенциальному входу триггера, устраняет указанный недостаток, поскольку при установке последнего в нулевое положение на выходе схемы «И» 7 импульс не формируется. На выходе последнего появляется каждый четный импульс последовательности

Х(/гт)+Е, так как четные импульсы успевают пройти через вентиль ввиду большей инерционности триггера по сравнению с вентилем.

Нечетные же импульсы последовательности на выход вентиля нс проходят, так как за время их существования вентиль по управляющему входу закрыт.

Рассмотрим (К+1) -ый такт работы устройства. Пусть после К-го такта в младших разрядах регистров 8, начиная с первого (верхнего) по т-ый (нижний) зафиксированы соответственно коды второго, третьего и т. д., с (m+1)-го разряда числа У(/гт)+Е, во вторых

20 разрядах указанных регистров — коды второго, третьего и т. д., (т+1)-го разряда числа о

У(/гт — т)+Е и т. д., в и-ых разрядах соответствующих регистров — коды второго, третьего

25 и т. д., (т+1)-го разряда числа У(/гт — (и— — 1)т)+Е, а в накопителях 4, начиная с первого (левого) по п-ый (правый) соответственно зафиксированы коды алгебраических сумм

30 ()+E Y(i )+ — ХЕ + А/Š— — X

1 (и — т) + е Д Е, + +

Знак (()) означает округление до меньшего целого. (/г+1)-ый такт анализа начинается преобразованием амплитуд сигналов и о

Х(/„„ ) -(-Е и У(s,.„ )+E

В процессе указанных преобразований в накопителе 4, начиная с первого по п-ьш, произх((/г+ 1) =)+ Е водится кратный перенос

2 соответственно кодов

Y (й-.) + Е Y ((/г — 1) -. + Е (Y (/г — (и — 1))- } +Е

В результате в накопителях фиксируются соответствующие коды

1(роме того, в процессе (/г+1)-го преобразования производится формирование инверс.1 ((К+1)=)+ ного кода целой части числа

2 в m старших разрядах счетчика 2. С окончанием преобразования на выходе преобразова65 теля / формируется короткий импульс, произ387370

V ((К+1) =)+

R"„ó(-) =Х() У(— ) .: (2-.) = Х (/) У (t — 2-.),..., P"-.-. (n.-.) = X(t) Y(t — Пт), Составитель Э. Сечина

Техред Т. Курилко

Корректор H. Аук

Редактор E. Гончар

Заказ 3607/! Изд. ¹ 960 Тираж 647 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Я-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 водящий сброс триггера б, сдвиг кодов ня один разряд в регистрах 8, в результате чего о у((К вЂ” n+1) -.)+E код целой части числа вы2 талкивается из старших разрядов регистров о, а за счет опроса счетчика 2 в млядшп. разряды регистров перезаписывается код целой части числя

После сброса счетчика 2 в последнем все разряды устанавливаются в единичное положение. Устройство подготовлено к (/г+2)-му такту анализа.

Процесс завершается за М тактов. В результате в 2т старших и t младших разрядах (где Л =2 ) соответствующих накопителей фиксируются коды соответственно целой и дробных частей искомых оценок «oppeляционных моментов а в знаковых разрядах указанных накопителей — соответственно знаки указанных оценок.

Предмет изобретения

Многоканальный коррелятор, содержащий преобразователь, триггер, многокаскадный регистр сдвига, накопители, отличающийся тем, что, с целью повышения быстродействия устройства, оно содержит логические схемы

10 «И» и «ИЛИ», элемент задержки и двоичный счетчик, выход логической схемы «И» подключен к опросному входу многокаскадного регистра сдвига, первый вход схемы «И» соединен с единичным выходом триггера, второй вход — со счетным входом триггера и с первым выходом преобразователя, второй выход которого подключен непосредственно к нулевому входу триггера, к сдвиговому входу многокаскадного регистра сдвига, к первому входу двоичного счетчика, а через элемент задержки — к первому входу логической схемы «ИЛИ», второй вход которой соединен с третьим выходом преобразователя, а выход схемы «ИЛИ» подключен к другому входу двоичного счетчика, поразрядные шины перезаписи которого, кроме первого разряда, соединены со входами младших разрядов каскадных регистров сдвига, выходы которых подключены ко входам соответствующих на30 капителей.