Ячейка многотактного дешифратора

ОПИ

ИЗОБРЕТЕНИЯ

АНИЕ

Союз Советских

Социюлиоти4вских

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №

Заявлено 06ЛЧ.1971 (№ 1643345/18-24) с присоединением заявки №

Приоритет

Опубликовано 21.Ч1.1973. Бюллетень № 27

Дата опубликования описания 22.Х.1973

М. Кл. G 067 5/00

Государственный комитет

Совета Министров СССР по делам изобретений и открытий

УДК 681.325.53(088.8) Автор изобретения

В. К. Терещенко

Заявитель

Научно-исследовательский, проектно-конструкторский и технологический институт комплектного электропривода

Я ЧЕЙ КА МНОГОТАКТНОГО ДЕШ ИФРАТОРА

Изобретение относится к области вычислительной техники и систем автоматического поиска информации и предназначено для использования в качестве базового элемента устройств последовательного дешифрирования (многотактных дешифраторов) .

Известно устройство для автоматического однозначного поиска информации, выполняющее последовательное дешифрирование, для которого используются входные многоразряд- 10 ные регистры (для промежуточного запоминания символов входного алфавита), входные дешифраторы и дешифрирующая матрица.

Для запоминания одного символа входного алфавита здесь требуется несколько двоичных запоминающих элементов, причем основное запоминание производится в оперативном запоминающем устройстве (ОЗУ) информационной машины, что требует обращения к

ОЗУ в процессе дешифрирования и потому 20 снижает быстродействие устройства.

Предложенная ячейка многотактного дешифратора отличается тем, что первый вход первой схемы совпадения соединен со входной шиной данной ячейки, а второй вход этой же 25 схемы совпадения соединен с выходами усилителей предыдущих ячеек многотактного дешифратора, выход усилителя данной ячейки соединен со входом второй схемы совпадения этой же ячейки и со входами первых 30 схем совпадения последующих ячеек, выход схемы «ИЛИ» соединен с нулевым входом входного триггера, а входы соединены с нулевыми выходами входных триггеров последующих ячеек, нулевой выход входного триггера данной ячейки соединен со входами схем

«ИЛИ» предыдущих ячеек.

Это позволяет упростить ячейку в результате использования только одного элемента памяти для запоминания символа входного алфавита, расширить функциональные возмож= ности многотактного дешифратора путем расширения словаря в процессе эксплуатации информационной машины, повысить быстродействие многотактного дешифратора в результате исключения обращений к ОЗУ машины.

На чертеже изображена схема предложенной ячейки.

Ячейка содержит схему совпадения 1, входной триггер 2, усилитель 8, схему совпадения

4, выходной триггер 5, схему «ИЛИ» 6, вхол

7 «разрешение дешифрации», который соединен с выходами усилителей 8 предыдущих ячеек, входную шину 8, по которой подается сигнал «символ входного алфавита», вход 9 сигнала «пробел» (окончание слова), вход 10 сигнала «сброс», выход 11 сигнала обратной связи, соединенный со входами схем «ИЛИ» б предыдущих ячеек, выходы 12 сигналов

«разрешение дешифрации» лля последующих

387359

Составитсль В. Игнатуп1енко

Техред Т. Курилко

Редактор A. Бер

Корректор В. Брыксина

Заказ 2811i13 Изд. М 719 Тираж 647 Подписное

1 НИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

3 ячеек, прямой и инверсный выходы 18 и 14, входы 15 сигналов обратной связи с последующих ячеек.

Ячейка работает следующим образом.

В исходном состоянии оба триггера 2 и 5 ячейки находятся в нулевом состоянии, а на входе 7 «разрешение дешифрации» сигнал отсутствует. Тогда при поступлении сигналов (в любом порядке) на шину 8 и входы 9 и 10 ,состояние ячейки не изменяется.

Нормальный рабочий цикл ячейки обеспечивается последовательной подачей на нее сигналов «разрешение дешифрации» по входу 7, «символ входного алфавита» по шине

8, «пр о бел» по входу 9.

После перовых двух сигналов (один из кото.рых является потенциальным, а второй — импульсным) триггер 2 установится в единичное состояние, и на выходах 12 появятся сигналы

«разрешение дешифрации» для,всех последующих ячеек, а на предыдущие ячейки через выход 11 поступит импульсный сигнал обратной связи. Таким образом, при срабатывании данной ячейки оказываются сброшенными входные триггеры 2 всех предыдущих ячеек.

После сигнала «пробел» ячейка выдает выходные сигналы (через выходы 18 и 14), которые могут долго сохраняться выходным триггером 5. Последний может быть сброшен в исходное состояние только сигналом «сброс» через вход 10.

Предмет изобретения

Ячейка многотактного дешифратора, содержащая первую и вторую схемы совпадения, выходы .которых соединены с единичными входами входного,и выходного триггера соответ10 ственно, усилитель, вход которого соединен с единичным выходом входного триггера, схему

ИЛИ, отличающаяся тем, что, с целью упрощения ячейки, повышения быстродействия и расширения функциональных возможностей

15 многотактного дешифратора, первый вход первой схемы совпадения соединен со входной шиной данной ячейки, а второй вход этой же схемы совпадения соединен с выходами усилителей предыдущих ячеек многотактного де20 шифратора, выход усилителя данной ячейки соединен со входом второй схемы совпадения этой же ячейки и со входами первых схем совпадения последующих ячеек, выход схемы

ИЛИ соединен с нулевым входом входного

25 триггера, а,входы соединены с нулевыми выхода ми входных триггеров последующих ячеек, нулевой выход входного триггера дан,ной ячейки соединен со входами схем ИЛИ предыдущих ячеек.