Устройство управления каналами

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

М. Кл, G 06f 9/00

Заявлено 27.VIII.1970 (№ 1472182/18-24) с присоединением заявки №

Прио)ритет

Опубликовано 14.Ч1.1973. Бюллетень № 26

Дата опубликования описания 8.Х.1973 комитет по делам изобретений и открытий при Совете Министров

СССР

УДК, 681.326(088.8) Авторы изобретения

В. П. Качков, Н. А. Мальцев, В. И. Овсянников, Ю. В. Тихович, P. М. Аверьянова и P. И. Абражевич

Заявитель

УСТРОЙСТВО УПРАВЛЕНИЯ КАНАЛАМИ

Пре11лйгаемое йзобретение относит"сй к BbiЧислительной технике )и, в частности, к организации структур устройств управления каналами ввода — вывода.

Известны устройства управления каналами, содержащие блоки запросов на передачу данных, блок управляющих сигналов и блоки сборки и передач, связанные посредством соответствующих шин с процессором.

С целью сокращения общего количества

Шин, связывающих каналы ввода — вывода с процессором, расширения функциональных возможностей устройства, предлагаемое устройство управления каналами содержит дополнительно блок адресации регистров и триггеров управляемых каналов, блок запросов на микропрограммное прерывание, блоки сборки информационных и адресных шин и шин ключей защиты каналов, блоки коммутации информационных шин каналов и процессора и блоки управления коммутацией информационных шин.

На фиг. 1 представлена блок-схема устройства управления каналами; на фиг. 2 — структура блока адресации регистров и триггеров управляемых каналов; на фиг. 3 — структура блока запросов на передачу данных; на фиг. 4 — структура блока управляющих сигналов; на фиг. 5 — структура блока управления коммутацией информационных шин канало11 На фиг. 6 — структура блока коммутации информационных шин каналов; на фиг, 7— структура блока управления коммутацией информационных шин процессора; на фиг. 8—

5 структура блока коммутации информацион.ных шин процессора; на фиг. 9 — структура блока запросов на микропрограммное прерывание.

Схема (см . фиг. 1) содержит устройство 1

10 управления каналами, процессор 2, основнукт память 3, адресный регистр 4 основной памяти, информационный регистр 5 основной памяти, арифметическое и логическое устройство 6, устройство 7 микропрограммного управ:

15 ления, блок 8 защ)иты памяти, набор регист. ров 9 процессора, выходные шины 10 арифметического и логического устройства, входные шины 11 арифметического и логического устройства, селекторный канал 12, мультиплекс20 ный канал 13, пульт управления 14, блок 15 запросов на микропрограммное прерывание, блок 1б запросов на передачу данных, блок

17 управляющих сигналов, блок 18 адресации регистров и триггеров управляемых каналов

25 блок 19 управления коммутацией информационных шин каналов, блок 20 коммутации информационных шин каналов, блок 21 сборки и передач информационных шпн арифметического и логического устройства, блок 22

30 управления коммутацией информационных шин процессора, блок 23 коммутации информационных шин процессора, блок 24 сборки адресных шин каналов, блок 25 сборки шин ключей защиты каналов, входные информационные шины 26 арифметического и логического устройства каналов, выходные информационные шины 27 арифметического и логического устройства каналов, первую группу шин 28 микропрограммного управления процессора, шины 29 адресации управляемых ка налов (первую группу шин управления каналами), шины 30 запросов каналов (вторую группу шин управления каналами), шины

81 управления процессора. адресные шины 82 основной памяти каналов, адресные шины 88 основной памяти процессора, шины 84 клк)чей защиты памяти каналов, шины 35 ключей защиты памяти процессора, выходные информационные шины 36 каналов, входные информационные шины 87 процессора, выходные информационные шины

88 процессора, входные информационные шины 39 каналов, шины 40 управления основной памяти, шины 41 запросов каналов на микропрограммное прерывание (третью группу шин управления каналов) и вторую группу шин 42 микропрограммного управления процессора 2.

В состав блока 18 (см. фиг. 2) входят дешифратор 43 поля, определяющего регистр, который должен быть подключен ко входу арифметического и логического устройства, дешифратор 44 поля, определяющего регистр, который должен быть подключен к выходу арифметического и логического устройства, регистр 45 признаков каналов, дешифратор

46 поля константы, регистры 47 каналов, схемы приема 48 в регистры каналов, схема «И»

49 схемы выдачи содержимого регистров каналов на выходные информационные шины

27, схема «ИЛИ» 50 схемы выдачи содержимого регистров каналов на выходные информационные шины 27, отдельные триггеры 51 регистров управления и схемы 52 установки отдельных управляемых триггеров.

В состав блока 16 входят (см. фиг. 3) дешифратор 53 признака первого активного (селекторного) канала, дешифратор 54 признака второго активного (селекторного) канала, триггер 55 работы первого селекторного канала, триггер 56 работы второго селекторного канала, триггер 57 срочного запроса второго селекторного канала схема 58 установки, схема 59 установки, схема 60 установки, схема 61 установки, первая схема «ИЛИ»

62, вторая схема «ИЛИ» 63, третья схема

«ИЛИ» 64, шина 65 запроса первого (селекторного) канала на передачу данных (второй группы шин 30 управления каналами), признак «работа первого канала» 66, схема «НЕ»

67, шина 68 запроса второго (селекторного) канала на передачу данных (второй группы шин 80 управления каналами), признак «работа второго канала» 69, шина 70 срочного запроса второго (селекторного) канала (второй группы шин 30 управления каналами), 5

65 шина 71 срочного запроса первого (селекторного) канала (второй группы шин 80 управления каналами) и схема «НЕ» 72.

В состав блока 17 входят (см. фиг. 4) триггер 73 такта чтения, триггер 74 такта передачи, триггер 75 такта записи, схема 76 формирования признака «стирание», первый синхроимпульс 77 такта передачи данHbtx, пятая схема 78 установки (в «1» триггера такта чтения); третья схема 79 установки (в «1» триггера такта записи), шина 80 запроса первого (селекторного) канала HB передачу двух байтов (второй группы шин 80 управления каналами), шина 81 запроса второго (селекторного) канала на передачу двух байтов (второй группы шин 80 управления каналами), первая схема 82 установки (в «1» триггера такта передачи), шина 88 запроса первого (селекторного) канала на передачу одного байта (второй группы шип 80 управления каналами), шина 84 запроса второго (селекторного) канала на передачу одного байта (второй группы шин 30 управления каналами), последний синхроимпульс 85 такта передачи данных, вторал схема 86 установки (в «О» триггера такта чтения), четвертая схема 87 установки (в «О» триггера такта передачи), первый синхроимпульс 88 такта, следующего за тактом передачи данных и шестая схема 89 установки (в «0» триггера такта записи).

Блок 19 содержит дешифратор 90 коммутации группы шин четного байта выходных информационных шин каналов, дешифратор 91 коммутации группы шин нечетного байта выходных,информационных шин каналов, дешифратор 92 коммутации выходных информационных шин мультиплексного канала, шину 98 команды прямого чтения первого (селекторного) канала 98, шину 94 команды прямого чтения второго (селекторного) канала, схему «И» 95, схему «ИЛИ» 96, схему «ИЛИ»

97, схему «ИЛИ» 98, шину 99 команды обратного чтения (селекторного) канала, шину

100 команды обратного чтения второго (селекторного) канала, схему < И» 101, схему

«ИЛИ» 102, схему «ИЛИ» 103, схему «ИЛИ»

104, шину 105 нечетности адреса основной памяти первого (селекторного) канала, шину

106 нечетности адреса основной памяти второго (селекторного) канала, схему «НЕ» 107, схему «И» 108, схему «И» 109, схему «И» 110, схему «И» 111, схему «И» 112, шину 118 нечетности адреса основной памяти мультиплексного канала, схему «HF» 114.

В состав блока 20 блока коммутации информационных шич каналов входят схема 115 сборки выходных информационных шин каналов, схема 116 коммутации информационных шин каналов, группы схем «И» 117, группа шин 118 четного байта выходных информационных шин 36 первого (селекторного) канала, группа шин 119 четного байта выходных информационных шин 86 второго (селекторного) канала, группа шин 120 нечетного

3863% байта выходных информационных шин 86 первого (селекторного) канала, группа шин

121 нечетного байта выходных информационных шин 86 второго (селекторного) канала, схема «ИЛИ» 122, схема «ИЛИ» 128, схема

«И» 124, схема «И» 125, схема «ИЛИ» 126 и схема «ИЛИ» 127.

В состав блока 22 управления коммутацией информационных шин процессора входят дешифратор 128 коммутации группы шин четного байта выходных информационных шин процессора первого (второго селекторного) канала, дешифратор 129 коммутации группы шин нечетного байта выходных информационных шин процессора первого (второго селекторного) канала, дешифратор 180 коммутации информационных шин процессора мультиплексного канала, шина 181 команды записи первого селекторного канала, шина 132 команды записи второго селекторного канала, схема «И» 183, схема «ИЛИ» 134, схема «И»

135, схема «ИЛИ» 186, схема «И» 137, схема

«ИЛИ» 188, схема «НЕ» 139, схема «НЕ» 140, схема «И» 141 и схема «И» 142.

Блок 23 коммутации информационных шин процессора содержит схему «И» 148, схему

«И» 144, схему «ИЛИ» 145, группу шин

146 четного байта выходных информационных шин процессора и группу шин 147 HiBчетного байта выходных информационных шин процессора.

В состав блока 15 запросов на микропрограммное прерывание входят схема 148 приоритетов запросов каналов на микропрограммное прерывание, триггер 149 запросов каналов на микропрограммное прерывание, схема 150 установки в «1» триггера 149, шифратор 15! начального адреса постоянной памяти, регистр 157 блокировки повторного прерывания, схемы 158 установок регистра 152, схема «И»

154, триггеры 155 регистра 152, схема «ИЛИ»

156 и схема «НЕ» 157, Устройство 1 управления каналами, представленное на фиг. 1, предназначено для подключения к процессору каналов ввода — вывода и управления передачей данных между ними.

Процессор 2 содержит основную память 8 с адресным 4,и информационным 5 регистрами, арифметическое и логическое устройство

6, устройство 7 микропрограммного управления с постоянной памятью, адресным и информационным регистрами, блок 8 защиты памяти, набор регистров 9, связанных между .собой и основной памятью прн помощи системы общ,их шин 10 и 11.

Через предлагаемое устройство 1 к процессору могут быть подключены две селекторных канала 12, один мультиплексный канал

13 и пульт управления 14, рассматриваемый как канал.

Каждый из каналов содержит набор регистров, отдельных управляемых триггеров, логичесиих схем и,необходимых шин.

Устройство 1 управления каналами состоит

65 из блока 15 запросов на микропрограммное прерывание, блока 16 запросов на передачу данных, блока 17 управляющих сигналов, блока li8 адресации регистров и триггеров управляемых каналов, блока 19 управления коммутацией информационных шин каналов, блока 20 коммутации информационных шин каналов, блока 21 сборки и передач информационных шин арифметического и логического устройства, блока 22 управления коммутацией информационных шин процессора, блока 28 коммутации информационных шин процессора, блоков 24 и 25 сброки адресных шин и шин ключей защиты каналов соответственно.

Совокупность блоков 15 — 25 позволяет сократить количество шин, связывающих каналы с процессором, и рассматривать их как один физически подключенный к процессору канал.

Управление вычислительной системой, в которой применено рассматриваемое устройство

1 управления каналами, осуществляется программно с использованием системы команд, которые реализуются микропрограммно. Одной из основных системных функций является управление передачей данных между упомянутыми подсистемами.

Операция передачи данных начинается по специальной инструкции, которая задает адрес канала и устройства ввода — вывода и при помощи специальных управляющих слов указывает код команды, начальный адрес основной памяти, количество байтов данных, которые необходимо передать, управляющие признаки и ключ защиты, Канал формирует управляющее слово устройства н хранит его на своих регистрах или в специальной памяти, Передача управляющей информации между процессором и регистрами каналов производится через арифметическое и логическое устройство б, выходные информационные шины

l0 арифметического и логического устройства (процессора), блок 21 сборки и передач пн. формационных шин арифметического и логического устройства и входные информационные шины 26 арифметического и логического устройства каналов, Состояние регистров каналов может быть микропрограммно проанализировано через выходные информационные шины 27 арифметического и логического устройства каналов, блок 21 сборки и передач информационных шин арифметического и логического устройства и входные шины 11 арифметического и логического устройства.

При передаче управляющей информации между процессором 2 и регистрами каналов

12 — 14 признак регистра, в который необходимо принять или из которого необходимо выдать информацию, указывается в микрокоманде, принимается через соответствующие шины первой группы шин 28 микропрограммного управления процессора в блок

:>86395

18 адресации регистров и триггеров управляемых каналов и поступает в каналы через соответствующие шины 29 адресации управляемых каналов первой группы шин управления каналами.

Получив команду, канал освобождает процессор для выполнения других инструкций.

Селекторный канал 12 при готовности принять или передать байт или группу байтов данных, возбуждает запрос на передачу данных, который через соответствующую шину запросов второй группы шин 30 управления, блок 16 запросов на передачу заданных и соответствующую шину группы шин 81 управления поступает в процессор 2. По этому запросу работа последнего по выполнению текущей микропрограммы приостанавливается на цикл передачи данных между основной памятью и каналом. При этом адрес основной памяти передается из канала через адресные шины 82 основной памяти канала, блок

24 сборки адресных шин (основной памяти) каналов и адресные шины 33 основной памяти процессора в адресный регистр 4 основной памяти, а также ключ защиты памяти из канала через ш ины 34 ключей защиты памяти каналов, блок 25 сборки ключей защиты каналов и шины 85 ключей защиты процессора поступает в блок 8 защиты памяти.

Если выполняется команда ввода, то данные из канала передаются через выходные информационные шины 86 каналов, блок 20 коммутации информационных шин каналов и входные информационные шины 87 процессора в информационный регистр 5 основной памяти, Если выполняется команда вывода, то данные из основной памяти 8 через информационный регистр 5 основной памяти, выходные ,информационные шины 88 процессора, блок

28 коммутации информационных шин процессора и входные информационные шины 39 каналов передаются в регистры канала.

Блоки 19 и 22 управления коммутацией информационных шин обеспечивают соответствующие пересоединения информационных шин 86 и 37, 88 и 89 каналов и процессора в блоках 20 и 23 коммутации информационных шин в зависимости от количества передаваемых байтов, четности адреса основной памяти,и выполняемой команды (прямая,или обратная передача).

При передаче данных между мультиплекс,ным каналом 13 и процессором 2 или при передаче байтов состояния канал возбуждает запрос на микропрограммное прерывание, который через соответствующую шину 41 запроса каналов на микропрограммное прерывание третьей группы шин управления каналов, блок 15 запросов на микропрограммное прерывание и вторую группу шин 42 микропрограммного управления процессора поступает в устройство 7 микропрограммного управления процессора. По этому сигналу выполняется специальная микропрограмма, ко5

65 торая обеспечивает передачу байта данных или байта состояния в основную память 8.

Одной из функций блока управления каналами является управление передачей управляющей информации между регистрами каналов и процессором.

Каждый из каналов представляет собой набор регистров и отдельных управляемых триггеров, связанных с блоком управления каналами при помощи набора информационных шин. Для адресации регистров и триггеров управляемых каналов используются поля микрокоманды, определяющие .номера регистров, которые необходимо подключить ко входу и выходу арифметического и логического устройства, поле установки специальных признаков и поле константы, которые через соответствующие шины первой группы шин

28 микропрограммного управления процессора поступают из информационногб регистра постоянной памяти устройства 7 микропрограммного управления в блок 18 адресации регистров и триггеров управляемых каналов, представленный на фиг. 2.

Этот блок содер>кит дешифраторы 43 и 44 полей, определяющих регистры, которые должны быть подключены ко входу и выходу арифметического и логического устройства соответственно, регистр 45 признаков каналов и дешифратор 46 поля константы.

Если необходимо передать информацию из процессора в один из регистров 47 заданного канала, то в поле, определяющем регистр, который должен быть подключен к выходу арифметического и логического устройства, указывается номер этого регистра.

Предварительно должен быть микропрограммно установлен признак канала в регистре 45.

Информация с входных информационных шин 26 арифметического и логического ус.гройства каналов принимается в указанный регистр 47 через схему приема 48 только в том случае, если возбу>кден соответствующий выход дешифратора 44 поля, определяющего регистр, который должен быть подключен к выходу арифметического и логического устройства .и установлен признак соответствующего канала в регистре 45.

Есл и необходимо передать информацию из определенного регистра 47 заданного канала в процессор, то в поле, определяющем регистр, который должен быть подключен ко входу арифметического и логического устройства, должен быть указан номер этого регистра и предварительно установлен признак канала в регистре 45.

Указанный в микрокоманде регистр 47 подключается к выходным информационным шинам 27 арифметического и логического устройства канала через схемы «И» 49 и «ИЛИ>:

50 схемы выдачи содержимого регистров 47 на выходные информационные шины 27 арифметического и логического устройства только в том случае, если возбужден соответствую386395

10 щий выход дешифратора 48 поля, определяющего регистр, который должен быть подключен ко входу арифметического и логического устройства, и установлен признак в регистре 45.

Для установки отдельных триггеров 51 в регистрах управления каналов в определенные состояния используется поле константы микрокоманды. Дешифратор 46 константы имеет две группы выходов, которые через соответствующие шины 29 адресации управляемых каналов первой группы шин управления каналов, поступают в каналы. Каждый из отдельных триггеров 51 может быть установлен в нулевое или единичное состояние через соответствующую схему 52 установки (схему

«И»), если возбуждены соответствующие выходы дешифратора 46 константы микрокоманды, установлен признак канала в регистре 45 и возбужден соответствующий выход дешифратора 44 поля микрокоманды, определяющего регистр, который должен быть подключен к выходу арифметического и логического устройства.

Каналы, приняв управляющую информацию, освобождают процессор. Передача данных между каналами и процессором может производиться одновременно с выполнением других инструкций и работой других каналов в порядке поступления запросов на передачу данных. Приоритет запросов селекторных каналов определяется в блоке 16 запросов на передачу данных (см. фиг. 3).

Этот блок содержит дешифраторы 58 и 54 признаков активных каналов, триггеры 55 и

56 работы каналов и триггер 57 срочного запроса второго канала со схемами 58 — 61 установок и схемы «ИЛИ» 62 — 64.

При возбу>кдении шины 65 запроса на перадачу данных первого (селекторного) канала второй группы шин 80 управления каналов устанавливается признак «работа первого канала» 66 через дешифратор 58 первого активного канала в первую схему «ИЛИ» 62, если не установлены в единичное состояние триггер 56 работы второго канала и триггер

57 срочного запроса второго канала. Выход первой схемы «ИЛИ» 62 («работа первого канала» 66) через схему 58 связан с единичным установочным входом триггера 55 работы первого канала, единичное состояние которого поддерживает возбужденным признак «работа первого канала» 66 после запроса первого канала на передачу данных.

Выход первой схемы «ИЛИ» 62 соединен также через схему «HF» 67 со входом дешифратора 54 признака второго активного канала, второй вход которого соединен с шиной 68 запроса второго канала на передачу данных второй группы шин 80 управления каналов.

Выход дешифратора 54 признака второго активного канала («работа второго канала» 69) через вторую схему «ИЛИ» 68 и вторую схему 58 соединен с единичным установочным входом триггера 56 работы второго

5 ю

З5

65 канала, единичное состояние которого поддерживает возбужденным выход второй схемы

«ИЛИ» 63 посл е сброса запроса второго канала на передачу данных.

Выходы первой и второй схем «ИЛИ» 62 и

68 соединены через третью схему «ИЛИ» 64 и шину запроса каналов на передачу данных группы шин 81 у правления процессора с устройством 7 микропрограммного управления.

Если возбужден запрос на передачу дан ных только от одного канала, то устанавливается признак работы этого канала и остается возбужденным до конца выполнения цикла передачи данных между каналом и процессором, т. е. до сброса триггера работы соответствуюшего канала в нулевое состояние через схему 59.

Если возбуждены запросы на передачу данных от обоих каналов одновременно, то вначале устанавливается признак работы первого канала и удовлетворяется его запрос.

Обычно приоритет запроса на передачу данных первого канала выше, чем приоритет запроса на передачу данных второго канала.

Но если во втором канале возбуждена шина 70 срочного запроса на передачу данных, а в первом канале срочного запроса не возникло, то через схему 60 устанавливается в единичное состояние триггер 57 срочного запроса второго канала на передачу данных и блокируется дешифратор 58 признака первого активного канала, даже если возбужден запрос первого канала на передачу данных.

Срочный запрос возбуждается каналом в том случае, если -его буфер данных заполнен (в случае ввода) или пуст (в случае вывода) .

Триггер срочного запроса второго канала устанавливается в нулевое состояние через схему 61 одним из синхроимпульсов процессора, есл и срочный запрос канала сброшен.

По запросу каналов на передачу данных устройство микропрограммного управления приостанавливает выполнение текущей микропрограммы .и выполняет цикл передачи данных, состоящий из последовательности определенных тактов передачи данных между каналом и процессором. Для задания последовательности тактов используется блок 17 управляющих сигналов (см. фиг. 4), который содержит триггер 78 такта чтения, триггер 74 такта передачи и триггер 75 такта записи и схему 76 формирования признака «стирание» со схемами установок.

Для выполнения каждого такта процессор вырабатывает специальную серию тактирующ их синхроимпульсов. По первому синхроимпульсу 77 такта передачи данных, если установлен признак «работа первого канала» 66 или «работа второго канала» 69 через пятую схему 78, представляющую собой последовательно соединенные схемы «И» и «ИЛИ», ус танавливается в единичное состояние триг гер 78 такта чтения, и выполняется такт чтения, в котором адрес основной памяти и ключ защиты памяти из соответствующих регистров

386395

12 канала через адресные шины 32 и 33 и шины

34 и 35 ключей защиты памяти передаются в адресный регистр 4 основной памяти 3 и блок

8 защиты памяти процессора соответственно.

В такте чтения производится обращение к основной памяти по адресу, принятому из канала. Считанные из основной памяти байты принимаются в информационный регистр 5 основной памяти во всех случаях, кроме удовлетворения запроса на передачу двух байтов из канала в основную память. В этом случае прием в информационный регистр блокируется по сигналу «стирание», который устанавливается на выходе схемы 76.

В конце такта чтения при выполнении команды ввода производится передача данных из канала в информационный регистр 5 основной памяти.

После выполнения такта чтения устанавливается в единичное состояние через третью схему 79 триггер 75 такта записи, если канал возбудил шину 80 (81) на передачу двух байтов, или триггер 74 такта передачи через первую схему 82, если канал возбудил шину

83 (84) на передачу одного байта.

При выполнении команды ввода в такте передачи байт данных из канала передается на место четного .или нечетного байта информационного регистра основной памяти в зависимости от четности адреса основной памяти и типа выполняемой команды (прямое или обратное чтение). Состояние другого байта .информационного регистра основной памяти остается неизменным. В этом же такте про,изводится модификация адреса данных и счетчика байтов на W -1 в соответствующих регистрах канала.

Последним синхроимпульсом 85 такта передачи данных устанавл ивается через третью схему 79 в единичное состояние триггер 75 такта записи.

Первым синхроимпульсом 77 такта записи сбрасывается в нулевое состояние триггер 73 такта чтения через вторую схему 86, если производится передача двух байтов данных, или триггер 74 такта передачи через четвертую схему 87, если выполняется передача одного байта.

В триггер 75 при выполнении команды ввода при наличии запроса на шине 80 (81) на передачу двух байтов призводится запись содержимого информационных регистров основной памяти в адресную память,, принятому из канала и находящемуся в адресном регистре

4 основной памяти. Адреса данных и счетчика байтов модифицируются в соответствующих регистрах канала на 12;

При выполнении команды вывода в такте записи производится передача одного или двух байтов данных из информационного регистра основной памяти в,канал и в зависимости от наличия запросов на передачу одноо или двух байтов — запись содержимого информационного регистра 5 основной памя5

65 ти и модификация адреса данных и счетчика байтов на +-2 или +1-1.

Триггер 75 такта записи перводится в нулевое состояние первым синхроимлульсом 88 такта, следующего за тактом передачи данных через шестую схему 89, если нет запросов на передачу данных от селекторных каналов.

Как уже было отмечено выше, разрядность осноВной памяти — два байта и передача данных между основной памятью и процессором может производиться по одному или два байта.

В зависимостями от начального адреса основной памяти количества передаваемых байтов и типа выполняемой команды ввода (команды прямого или обратного чтения) блок 19 управления коммутацией информационных шин каналов (см. фиг. 5) управляет подсоединением групп шин четного и нечетного байтов выходных ни формационных шин 36 каналов через соответствующие группы входных информационных шин 37 процессора к четному или нечетному байтам информационного регистра 5 основной памяти.

Эта схема содержит дешифраторы коммутации. групп шин четного 90 и нечетного 91 байтов выходных информационных шин, селекторных,каналов (первого и второго), дешифратор 92 коммутации выходных информационных шин мультиплексного канала и схемы сборки (схемы «ИЛИ»).

Если выполняется команда прямого чтения и канал возбудил шину 80 (81) на передачу двух байтов, то в такте чтения на выходе схемы «И» 95 дешифратора 91 коммутации группы шин нечетного байта выходных информационных шин каналов работающего канала и схемы «ИЛИ» 96 устанавливается потенциал, по которому группа шин нечетного байта выходных информационных шин 36 работающего канала подключается к нечетному байту информационного регистра 5 основной памяти, и на выходе схемы «ИЛИ» 97 дешифратора 90 коммутации группы шин четного байта выходных информационных шин каналов и схемы «ИЛИ» 98 — потенциал, ло которому группа шин четного байта выходных информационных шин 36 каналов подключается к четному байту информационного регистра основной памяти.

Если выполняется команда обратного чтения и возбуждена шина 80 (81) на передачу двух байтов, то в такте чтения на выходе схемы «И» 101 дешифратора 91 коммутации группы шин нечетного байта выходных информационных каналов работающего канала и на выходе схемы «ИЛИ» 102 устанавливается потенциал, по которому группа шин нечетного байта выходных информационных шин 36 выбранного канала подключаются к четному байту информационного регистра 5 основной памяти, а на выходе схемы «ИЛИ»

103 дешифратора 90 коммутации группы шнн четного байта выходных информационных

386395

14 шин каналов и схемы «ИЛИ» 104 — потенциал, по которому группа шин четного байта выходных информационных шин 36 работающего канала подключается к нечетному байту информационного регистра основной памяти.

Если выполняется команда прямого чтения и возбуждена шина 83 (84) на передачу одного байта. то в такте передачи при четном адресе данных на выходе схемы «И» 108 и схемы «ИЛИ» 97 дешифратора 90 коммутации группы шин четного байта выходных информационных шин канала и схемы «ИЛИ»

98 устанавливается потенциал подключения группы четных шин выходных информационных шин выбранного канала к четному байту информационного регистра основной памяти.

Если адрес данных — нечетных и выполняется команда прямого чтения или же если адрес данных четный и выполняется команда обратного чтения при возбужденной шине

83 (84) на передачу одного байта, то в такте передачи на выходе схем «И» 109 или 110, или схемы «ИЛИ» 103 дешифратора 90 коммутации группы шин четного байта выходных информационных шин каналов устанавливается потенциал, который через схему

«ИЛИ» 104 подключает группу четных шин выходных информационных шин Зб работающего канала к нечетному байту информационного регистра 5 основной памяти.

Схема коммутации информационных шин второго селекторного канала аналогична, но входы схем дешифратора коммутации групп четного и нечетного байта ее соединены с соответствующими шинами «Запрос на ввод одного байта», «Запрос на ввод двух байтов», «Чтение», «Обратное чтение», «Шина нечеткости адреса» второй группы шин управления второго канала, номера которых указаны в скобках.

При работе мультиплексного канала для коммутации выходных информационных шин

36 каналов используется поле константы микрокоманды и поле установки, которые через дешифратор 46 и регистр 45 признаков каналов блока 18 адресации регистров и триггеров управляемых каналов подключаются к соответствующим входам схем «И» ПI и 112 дешифратора 92 коммутации выходных информационных шин мультиплексного канала.

Если адрес основной памяти четный, то устанавливается потенциал на выходе схемы

«И» 111 и через схему «ИЛИ» 98 подключает выходные информационные шины мультиплексного канала к четному байту информационного регистра 5 основной памяти, а если адрес данных нечетный, то устанавливается потенциал на выходе схемы «И» 112, который подключает выходные информационные шины

Зб мультиплексного канала к нечетному байту информационного регистра 5 основной пам яти.

При вводе информации из каналов в основ5

1О

15 гю

65 ную памяти байты данных передаются через выходные информационные шины 36 каналов и блок 20 коммутации информационных шин каналов (см. фиг. 6) на входные информационные шины 37 процессора.

Блок 20 коммутации информационных шин каналов содержит схему 115 сборки и схему

Пб коммутации информационных шин каналов.

Схема 115 сборки выходных информационных шин каналов представляет собой две группы схем «И» П7, входы которых соединены с соответствующими группами шин четного П8 (П9) и нечетного 120 (121) байтов выходных информационных шин 86 селекторных каналов. Если установлен признак работы одного из активных селекторных каналов, то группы шин четного 118 (119) и нечетного

120 (121) байтов выходных информационных шин 36 этого канала через соответствующие схемы «И» 117,и «ИЛИ» 122 и 123 подключаются ко входам схем «И» 124 и !25 схемы

116 коммутации информационных шин каналов.

В зависимости от того, выходы каких схем

«ИЛИ» 96, 98, 102 .или 104 блока 19 управления коммутацией информационных шин каналов возбуждены, схема 116 коммутации информационных шин каналов производит подключение выходных информационных шин 36 через схемы «И» 124 и 125 и «ИЛИ» 126 и

127 к выходным информационным шинам 37 процессора. Пр и этом каждая подгруппа информационных шин каналов может быть подключена к подгруппе четных или нечетных информационных шин 37 процессора. Условия, определяющие переключение шин, описаны в предыдущем пункте (блок 19 управления коммутацией информационных шин каналов).

При работе мультиплексного канала информационные шины 36 этого канала через соответствующую схему «И» 117, схему

«ИЛИ» 122 и схему 116 коммутации выходных информационных шин каналов подключается к подгруппе четного или нечетного байта группы входных информационных шин процессора.

При передаче данных из процессора в канал коммутация выходных .информационных шин процессора производится под управлением блока 22 (см. фиг. 7).

Блок 22 управления коммутацией информационных шин 38 процессора содержит дешифраторы 128 и 129 коммутации групп четного и нечетного байтов соответственно выходных информационных шин процессора первого и второго селекторных каналов, дешифраторы 130 коммутации информационных шин процессора мультиплексного канала и схемы сборки (схемы «ИЛИ») .

Если выполняется команда записи и канал возбудил шину 80 (81) на передачу двух байтов, то в такте записи устанавливается потенциал на выходе схемы «И» 133 дешифра15

386395 тора 128 коммутации группы шин четного байта выходных информационных шин процессора выбранного канала и на выходе схемы «ИЛИ» 184, по которому группы шин четного байта выходных информационных шин

38 процессора подключается к группе шин четного байта входных информационных шин

89 каналов через блок 28 коммутации информационных шин процессора. При этом на выходе схемы «И» 185 дешифратора 129 коммутации группы шин нечетного байта выходных информационных шин процессора работающего канала и схемы «ИЛИ» 136 устанавливается потенциал, по которому группа шин нечетного байта выходных информационных шин 88 процессора подключается к группе шин нечетного байта входных информационных шин 89 каналов через блок 23 коммутации информационных шин процессора.

Если выполняется команда записи и канал возбудил шину 83 (84) на передачу одного байта (это может быть в начале или в конце передачи данных), то в такте записи в зависимости от четности адреса данных устанавливается либо потенциал на выходе схемы

«И» 137 дешифратора 128 коммутации группы шин четного байта выходных информационных шин 88 процессора и на выходе схемы

«ИЛИ» 184, либо на выходе схемы «И» 185 дешифратора 129 группы шин нечетного байта выходных .информационных шин процессора и .на выходе схемы «ИЛИ» 186, по которым к группе шин четного байта входных информационных шин канала подключаются либо группа шин четного, либо группа шин нечетного байта выходных информационных шин процессора через блок 28 коммутации информационных шин процессора.

Пр.и передаче данных из основной памяти в мультиплексный канал в зависимости от четности адреса основной памяти устанавливается разрешающий потенциал на выходе схемы «И» 141 и схемы «ИЛИ» 138, либо схемы «И» 142 и схемы «ИЛИ» 186.

Блок 28 коммутации информационных шин процессора содержит схемы «И» 143, 144 и

«ИЛИ» 145, через которые соответствующие группы шин четного 146 и нечетного 147 байтов выходных информационных шин процессора подключаются к соответствующим группам шин четного и нечетного байтов выходных информационных шин каналов при выполнении условий, указанных при описании фиг. 7.

Передача данных между селекторными каналами и процессором производится по их запросам, в последовательности, изложенной в предыдущей части данного описания.

Когда селекторный канал достигает конца блока данных, он возбуждает запрос на микропрограммное прерывание для передачи процессору байта состояния. Мультиплексный канал возбуждает запрос на микропрограммное прерывание для передачи каждого байта данный и байта состсяния. Пульт управления

5 ю

65 рассматриваемый как канал, устанавливает запрос при включении оператором соответствующих органов на пульте.

Приоритет запросов каналов на микропрограммное прерывание устанавливается в блоке 15 запросов на микропрограммное прерывание (см. фиг. 9). Этот блок содер>кит схему 148 приоритетов запросов на микропрограммное прерывание, триггер 149 запросов каналов на микропрограммное прерывание со схемой 150, шифратор 151 начального адреса постоянной памяти микропрограмм, обслуживающих запросы соответствующих каналов, и регистр 152 блокировки повторного прерывания обслуживающих микропрограмм со схемами 153.

При поступлении запроса от одного из каналов по соответствующей шине 41 третьей группы шин управления каналов устанавливается потенциал на выходе соответствующей схемы «И» 154 схемы 148 приоритет запросов на микропрограммное прерывание, если не возбужден HiH один из выходов схем «И» 154, соответствующих более приоритетным каналам. При этом, через схему 150 переводится в единичное состояние триггер 149 запросов каналов на микропрограммное прерывание, и через шифратор 151 начального адреса обслуживающей микропрограммы в блок 8 микропрограммного управления выдается запрос по соответствующим шинам второй группы шин

42 микропрограммного управления процессора и признак запрашивающего канала, по которым заканчивается выполнение текущего цикла «чтение — обработка... — запись», адрес прерыванной микропрограммы запоминается и начинается выполнение микропрограммы, обслуживающей запрос, начиная с адреса, выданного из блока 15 запросов на микропрограммное прерывание через шифратор 151 начального адреса постоянной памяти обслуживающей микропрограммы. При этом устанавливается в единичное состояние триггер 149 запросов на микропрограммное прерывание и в регистре 152 блокировки повторного прерывания соответствующий триггер 155, который блокирует возмо>кность повторного прерывания, если от обслуживаемого канала поступит запрос на микропрограммное прерывание до окончания выполнения его обслуживающей микропрограммы.

Запрос на микропрограммное прерывание селекторного канала может прервать выполнение обслуживающей микропрограммы мультиплексного канала.

Приоритет селекторных каналов одинаков, но при одновременном поступлении запросов от обоих селекторных каналов вначале удовлетворяется запрос первого канала. Если же началось выполнение обслуживающей микропрограммы второго селекторного канала и появился запрос первого селекторного канала, последний будет удовлетворен только после выполнения программы, обслуживающей второй селекторный канал.

386395

Триггер 155 регистра 152 блокировки повторного прерывания по запросу пульта управления (крайний справа) соединен только со входом схемы «И» 154 схемы 148 приоритетов запросов каналов на микропрограммное прерывание, связанной с шиной 41 запросов пульта управления íа микропрограммное прерывание.

Триггер 155 блокировки повторного прерывания по запросу мультиплексного канала соединен со входами схем «И» 154, связанных с шинами 41 запросов мультиплексного канала и пульта управления на микропрограммнов прерывание.

Триггеры 155 блокировки повторного прерывания по запросам первого и второго селекторных каналов через схему «ИЛИ» 156 связаны со входами всех схем «И» схемы 148 приоритетов запросов каналов на микропрограммное прерывание, выход каждой пз которых, исключая крайнгою левуго, соединен через схемы «НЕ» 157 со входами всех соседних слева схем «И» 154.

Таким образом обеспечивается приоритет и блокировки запросов на микропрограммное прерывание.

Состояние регистра 152 блокировки повторного прерывания может быть передано в процессор через блок 21 сборки и передач на входные информационные шины 11 арифметического и логического устройства.

Каждый из триггеров 155 регистра 152 переводится в нулевое состояние после выполнения соответствующей микропрограммы по сигналу из устройства 7 микропрограммного управления процессора 2 через соответствующую шину 42 управления процессора.

Предмет изобретения

1. Устройство управления каналами, содержащее блок запросов на передачу данных, блок формирования управляющих сигналов и блоки сборки и передач, соединенные с процессором, а также с каналами, отличагощееся тем, что, с целью упрощения структуры и сокращения количества шггн, связывающих процессор и каналы, оно дополнительно содержит блок адресации регистров и триггеров управляемых каналов, блок запросов на микропрограммное прерывание, блоки сборки информационных и адресных шин и шин кл ючей защиты каналов, блоки коммутации информационных шин каналов и процессора, блоки управления коммутацией информацггонных шин, причем блок адресации регистров и триггеров управляемых каналов соединен с блоком запросов на микропрограммное прерывание .и блоком сборки и передач информационных шин, блок запросов на передачу данных подключен к блокам сборкги адресных шин каналов и шин ключей защиты, а также к блокам управления коммутацией информационных шин, которые соединены с блоками коммутации информационных шин и блоком

65 управляющих сигналов, при этом другие входы и выходы блока запросов на микропрограммное прерывание, блока запросов на передачу данных, блока управляющих сигналов, блока сборки и передач информационных шин, блоков коммутации информационных шпн, блоков управления коммутацией ггнфорционных шин, блока адресации регистров и триггеров управляемых каналов и блоков сборки адресных шин каналов и шин ключей защиты подключены к соответствующим выходам .и входам устройства управления каналами.

2. Устройство по п. 1, от.ггггагощееся тем, что блок адресации регистров и триггеров каналов содержггт дешифратор поля константы, дешифраторы полей и регистр признаков каналов, соединенные с соответствугогцими входами и выходамгг блока.

3. Устройство по п. 1, от.гггча>огггеес«тем, что о.÷oê запросов 1!а передачу данных содергкит дешифраторы признаков BKTHBHbIx первого и второго (селекторных) -каналов, триггеры работы первого и второго каналов и триггер срочного запроса второ"o канала со схемами установок, и логические схемы, причем нулевой выход триггера работы второго канала соединен с дешифратором признака первого актии:ого канала, другие входы которого подключены к соответствующей шине запроса первого канала на передачу данных и нулевому выходу триггера срочного запроса второго канала, а выход дешифратора признака первого активного канала и единичный выход триггера работы первого канала через первую схему «ИЛИ» и схему «НЕ» соединены с первым входом дешифратора признака второго активного канала, другой вход которого подключен к шине запроса второго канала на передачу данных, а выход его и единичный выход триггера работы второго канала соединены со входом второй схемы

«ИЛИ», выход которой и выход первой схемы

«ИЛИ» через третью схему «ИЛИ» соединены с выходами блока, .и, кроме того, входы триггеров работы первого и второго каналов через соответствующие схемы установок соединены с выходами первой и второй схем

«ИЛИ» соответственно и с входами блока, а входы триггера срочного запроса второго канала через другие схемы установок соединены с друпгмп входами блока.

4. Устройство по п. 1, от.ггггчагогггееся тем, что блок управляющих сигналов содержит триггеры такта гтения, такта передачи и такта записи со схемами установок и схему формирования признака стирания, причем единичный выход триггера такта чтения подключен через первую схему установки к единичному входу триггера такта передачи, единичный выход которого соединен через вторую схему установки с нулевым входом триггера такта чтения и через третью схему установки — с единичным входом триггера такта записи, единичный выход последнего связан

386395

20 через вторую и четвертую схему установки с нулевыми входами триггера такта чтения и триггера такта передачи соответственно, нулевые выходы триггера такта записи и триггера такта передачи через пятую схему установки подключены к единичному входу триггера такта чтения, единичный выход которого и единичные выходы триггеров такта записи, такта передачи и схема формирования признака стирания подключены к соответствующим выходам блока, другие входы первой, второй, третьей, четвертой, пятой .и шестой схем установок и схемы формирования признака стирания подключены к соответствующим входам блока, а выход шестой схемы установки соединен с нулевым входом триггера такта записи.

5. Устройство по п. 1, отличающееся тем, что блок управления коммутацией информационных шин каналов содержит дешифраторы коммутации группы шин четного и нечетного байтов выходных информационных шин селекторных каналов, дешифратор коммутации выходных информационных шин мультиплексного канала и схемы сборки, причем входы дешифратора коммутации групп четного и нечетного байтов выходных информационных шин селекторных каналов соединены с соответствующими входами блока, входы дешифратора коммутации выходных информационных шин мультиплексного канала подключены к другим входам блока, а выходы дешифраторов коммутации выходных информационных шин каналов соединены через соответствующие схемы сборки с соответствующими выходами блока.

6. Устройство по п. 1, отличающееся тем, что блок коммутация выходных информационных шин каналов содержит схему сборки выходных информационных шин каналов и схему коммутациями выходных информационных шин каналов, причем схема сборки выходных информационных шин каналов подключена к соответствующим входам блока, а выходы схемы сборки выходных информационных шин каналов через схему коммутации информационных шин каналов, другие

Зо

45 входы которой соединены с другими входами блока, подключены к выходам блока.

7. Устройство по п. 1, отличающееся тем, что блок управления коммутацией информационных шин процессора содержит дешифраторы коммутации групп шин четного и нечетного байтов выходных информационных шин процессора селекторных и мультиплексного каналов и схемы сборки, причем входы дешифраторов коммутации групп четного и нечетного байтов выходных информационных ш ин процессора селекторных каналов соединены с соответствующими входами блока, входы дешифратора коммутации групп шин четного и нечетного байтов выходных информационных шин процессора мультиплексного канала соединены со входами блока, при этом выходы дешифраторов коммутации групп четного и нечетного байтов информационных шин процессора каналов через соответствующие схемы сборки соединены с соответствующими выходами блока.

8. Устройство по п. 1, отличающееся тем. что блок коммутации информационных шин процессора содержит три группы схем «И» и схему сборки, входы и выходы которых подключены к соответствующим входам и выходам блока.

9. Устройство по п. 1, отличающееся тем, что блок запросов на микропрограммное прерывание содержит схемы приоритетов запросов каналов на микропрограммное прерывание, дешифратор кода начального адреса памяти процессора, триггер запросов на микропрограммное прерывание со схемой установки, регистр блокировки повторного прерывания, пр ичем схема приоритетов запросов каналов на микропрограммное прерывание соединена с соответствующими входами и выходами блока, шифратором начального адреса постоянной памяти процессора, регистром блокировки повторного прерывания, а также через схему установки — с единичным входом триггера запросов, единичный выход которого соединен с выходом блока, регистр блокировки повторного прерывания соединен также с соответствующими входами и выходами блока.

Редактор Е. Семанова

Составитель Н, Гузенкова

Техред Л. Богданова

Коррек1ор Л. Чуркина

Заказ 2702/5 Изд. № 1660 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2