Устройство обработки информации для многоканальных анализаторов

т

ОП И С

ИЗОЬРИт ЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №

Заявлено 20.1V.1970 (№ 1430473/18-24) с присоединением заявки №

Приоритет

Опубликовано 17.IV.1973. Бюллетень № 18

Дата опубликования описания 25.VI.1973

М. Кл. G 06f 15/36

Комитет 00 аелам изобретений и открытий ори Совете Министров ссср

УДК 681.3:519.2(088.8) Автор, изобретения

P. П. Сел ютин

Заявитель

УСТРОЙСТВО ОБРАБОТКИ ИНФОРМАЦИИ

ДЛЯ МНОГОКАНАЛЪНЫХ АНАЛИЗАТОРОВ

Устройство относится к области многоканальных анализаторов с предварительной обработкой информации и может быть использовано в анализаторах с параллельно-последовательным обращением к памяти, а также при проектировании устройств накопления и обработки информаци и.

Известны устройства обработки информации для многоканальных анализаторов, использующие параллельный принцип обработки, содержащие блок памяти с регистрами адреса и числа, сумматор-сдвигатель, сдвигающий буферный регистр и внутреннее жесткое программное устройство.

Однако в известных устройствах увеличение точности предварительной обработки осуществляется за счет увеличения разрядности регистров.

С целью упрощения и увеличения быстродействия предлагаемое устройство содержит буферный регистр, ключ управления циклическим переносом, ключ блокировки, триггер обращения к нулевому каналу, элемент

«ИЛИ» и ключ обращения к нулввому каналу, вход которого соединен с нулевым выходом триггера обращения к нулевому каналу, а выход — с третьим входом куба памяти, единичный выход триггера обращения к нулввому каналу соединен со вторым входом адресного ключа, а его вход — со вторым

А Н И Е 377792

2 выходом блока управления, третий выход которого соединен с первыми входами элемента «ИЛИ» и знакового разряда сумматорасдвигателя, второй вход знакового разряда сумматора-сдвигателя подключен к первому выходу блока управления, а третий — к выходу схемы блокировки, вход которой соединен со вторым выходом сумматора-сдвигателя, выход знакового разряда последнего подклю 0 чен к одному из входов схемы циклического переноса, другой вход которой соединен с выходом элемента «ИЛИ», а его второй вход соединен с первым выходом блока управления, выход схемы ц иклического переноса под15 ключен к третьему входу сумматора-сдвигателя, входы старших и младших разрядов буферного регистра соединены с первым выходом блока управления.

На чертеже приведена блок-схема предла20 гаемого устройства.

Предлагаемое устройство содержит регистр 1 адреса, адресные ключи 2, клуб памяти 8, триггер 4 обращения к нулевому каналу, блок 5 управления, ключ б обращения

25 к нулевому каналу, регистр 7 числа, сумматор-сдвигатель 8, старший знаковый разряд сумматора 9, ключ 10 блокировки переноса в старший знаковый разряд, шину 11 установки в нуль младших разрядов, шину 12 сдвига двух

30 старших разрядов, шину 18 сдвига суммато377792

1О

3 ра, элемент «ИЛИ» 14, ключ 15 управления цикличеаким переносом, первый знаковый разряд буферного регистра 1б, второй знаковый разряд буферного регистра 17, старшие разряды буферного регистра 18, младшие разряды буферного регистра 19.

В предлагаемом устройстве перенос из младшего знакового разряда сумматора подан на вход ключа 10, инверсный вход которого соединен с шиной 11 установки в нуль младших разрядов сумматора, а выход этого ключа подан на вход старшего знакового разряда сумматора 9. Шины 12 и И сдвига двух знаковых разрядов и полного сдвига сумматора соответственно поданы на входы элемента «ИЛИ» 14, выход которого подан на вход ключа 15, а его второй вход соединен с выходом переноса из старшего знакового разряда сумматора 9.

Параллельно-последовательный принцип построения запоминающего устройства, имеющего емкость 2n+2 (За+3, 4и+4 и т. д.) разряда при и+1 разрядном регистре числа, использован для последовательной обработки частей мантиссы или мантиссы и порядка числа. Для избежания повторной операции с младшей частью мантиссы сложение и вычитание проводят в дополнительном коде, причем шина 12 пропускает циклический перенос в младший разряд только при сдвигах. Ключ

10 с инверсным входом запрещает перенос из младших разрядов сумматора 9 в старший знаковый разряд при установке в нуль младших разрядов. Таким образом, старший знаковый разряд сумматора служит для хранения переноса из младшей части числа в старшую.

Для расширения возможностей устройства сумматор-сдвигатель 8 используется в качестве индексного регистра, для чего адрес поступает из блока б управления в сумматор, складываясь с его содержимым, а затем передается в регистр 1 адреса. В качестве дополнительного буферного регистра используется 2n+2 (Çn+3, 4n+4 и т. д,).

Предлагаемое устройство рассматривается на примере сложения 2n+2-разрядных двоичных дробей, Команда сложения происходит следующим образом.

1-й адрес поступает в сумматор-сдвигатель

8, складываясь с его содержимым, II-й адрес — в регистр числа, код операции — в регистр микрокоманд, запуская микропрограмму сложения, в которой производится запись

I I-го адреса в нулевую ячейку и передача содержимого сумматора в регистр адреса, считывание младшей и старшей частей первого слагаемого и перенос их в буферный регистр, считывание нулевой ячейки и переда20

25 зо

60 ча II-го адреса в регистр адреса, сложение младшей части буферного регистра и младшей части второго слагаемого в дополнительных кодах и передача результата в младшую часть буферного регистра, сдвиг двух старших разрядов сумматора и установка в нуль всех разрядов, кроме старшего знако вого (перенос в этом разряде), сдвиг двух старших разрядов сумматора, сложение старших частей буферного регистра и второго слагаемого и передача результата в буферный регистр, перевод ответа в прямой код и запись по второму адресу (при необходимости).

Предмет изобретения

Устройство обработки информации для многоканальных анализаторов, содержащее блок управления, регистр адреса, соединенный входом с первым выходом сум маторасдвигателя, выход регистра адреса под ключен к первому входу адресного ключа, выход которого соединен с первым входом куба памяти, ко второму входу которого подключен регистр числа, соединенный с первым входом сумматора-сдвигателя, второй вход которого подключен к первому выходу блока управления, отличающееся тем, что, с целью увеличения быстродействия и упрощения устройства, оно содержит буферный регистр, ключ управления циклическым переносом, ключ блокировки, триггер обращения к нулевому каналу, элемент «ИЛИ» и ключ обращения к нулевому каналу, вход которого соединен с нулевым выходом триггера обращения к нулевому каналу, а выход — с третьим входом куба памяти, единичный выход триггера обращения к нулевому каналу соединен со вторым входом адресного ключа, а его вход — со вторым выходом блока управления, третий выход которого соединен с первыми входами элемента «ИЛИ» и знакового разряда сумматора-сдвигателя, второй вход знакового разряда сумматора-сдвигателя подключен к первому выходу блока управления, а третий — к выходу схемы блокировки, .вход которого соединен со вторым выходом сумматора-сдвигателя, выход знакового разряда последнего подключен к одному из входов схемы циклического переноса, другой вход которой соединен с выходом элемента

«ИЛИ», а его второй вход соединен с первым выходом блока управления, выход схемы циклического переноса подключен к третьему входу сумматора-сдвигателя, входы старших и младших разрядов буферного регистра соединены с первым выходом блока управления.

377792

Составитель С. Громова

Техред Г. Дворина Корректоры: М. Коробова и Л. Корогод

Редактор T. Морозова

Типография, пр. Сапунова, 2

Заказ 1723/1 Изд. М 1393 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5