Анализатор случайных процессов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ьовв боветсних

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 15.VI.1970 (Л" 1449529f18-24) с присоединением заявки №

Приоритет

M. Кл. G 06g 7/52

Комитет по делам изобретений и открытий при Совете Министров

СССР

Опубликовано 28.XII 1972. Бюллетень № 5 за 1973

Дата опубликования описания 6Х1.1973

УДК 681 3:519.2(088.8) Автор изобретения

В. В. Губарев

Новосибирский электротехнический институт

Заявитель

АНАЛИЗАТОР СЛУЧАЙНЫХ ПРОЦЕССОВ

Изобретение относится к вычислительной и измерительной технике.

Известны многоканальные анализаторы случайных процессов с непосредственным вводом данных, содержащие два входных аналого-цифровых преобразователя, устройство умножения, блок коммутируемых накопителей, коммутируемый сдвиговый регистр, предназначенный для создания задержки, число каскадов в котором меньше числа коммутируемых накопителей, но больше одного, и синхронизатор, предназначенные для нахождения оценок авто- и взаимных корреляционных функций, а также дешифратор с накопителями на выходе, подсоединенный к выходу преобразователя аналог-цифра, предназначенных для нахождения оценок одномерных дифференциальных или интегральных законов распределения.

Недостатком известных анализаторов является слабое использование элементов схемы, отсутствие возможности нахождения оценок двумерных законов распределения. Это ограничивает функциональные возможности схем и сужает область применения устройст ва.

Цель изобретения — расширить функциональные возможности устройства и создать возможность нахождения оценок двумерных законов распределения за счет незначительного увеличения объема оборудования.

Предложенное устройство отличается от известных тем, что для управления прохож5 дением кодов от преобразователя к дешифратору, необходимому при нахождении двумерных законов распределения, QHQ дополнительно содержит два вентиля, коммутатор каскадов регистра, дешифратор с коммутатором

10 на выходах, пересчетную схему EI переключатель на два положения и два направления, соединенные таким образом, что выходы каналов коммутатора каскадов регистра подключены ко входам добавочного дешпфрато15 ра, выходной коммутатор которого подключен к информационному входу первого вентиля, выход которого подключен к одному входу переключателя, а управляющий вход— к выходу пересчетной схемы, вход которой

20 соединен с управляющим входом преобразователя, работающего на умножитель. На второй вход переключателя подано постоянное напряжение, открывающее вентиль, а его выход подключен к управляющему входу вто25 рого вентиля, включенного между выходом преобразователя аналог-цифра, соединенного с устройством умножения, и входом исходного дешифратора с накопителямп на выходах. Управляющие входы коммутаторов и пе364944

15

20 ресчетной схемы подключены к соответствующим выходам синхронизатора.

В качестве пересчетной схемы предлагается использовать регулируемый кольцевой делитель-сдгигатель импульсов, представляющий собой устройство, позволяющее не только делить частоту повторения входных импульсов, но и изменять извне временное положение выходного импульса внутри всего периода повторения ступенчато, с шагом, равным длительности импульса, равным, в свою очередь, периоду повторения входных импульсов. Последнее необходимо для правильной работы анализатора, если накопители закона распределения реагируют на ширину усредняемого импульса.

Такое выполнение устройства позволяет расширить его функциональные возможности и обеспечить нахождение оценок двумерных дифференциальных или интегральных (в зависимости от исполнения дешифраторов) законов распределения.

Если в качестве пересчетной схемы использовать обычную схему, производящую только деление частоты повторения входных импульсов на постоянное число, то диапазон задержки отсчетов одного сигнала по отношению к отсчетам второго сигнала при вычислении оценок двумерных законов распределения будет равен диапазону изменения аргумента оценки корреляционной функции.

Однако шаг задержки для оценок двумерных законов распределения будет больше шага задержки (шага изменения аргумента) для оценок корреляционных функций во столько раз, во сколько число каскадов регистра меньше числа коммутируемых накопителей, включенных на выходе умножителя (целесообразно, чтобы этот коэффициент кратности был степенью двойки). Это приводит к тому, что число значений аргумента задержки оценок двумерного закона распределения оказывается меньше потенциально возможного при принятом в устройстве способе осуществления задержки для нахождения оценок корреляционных функций.

Поэтому шаг задержки оценок двумерных законов распределения уменьшают, сделав его равным шагу изменения аргумента оценки корреляционной функции, в связи с чем и предлагается в качестве пересчетной схемы использовать делитель-сдвигатель.

Это позволяет регулировать задержку при вычислении оценок двумерных законов распределения с тем же шагом и в том же диапазоне, что и при вычислении оценок корреляционных функций, т. е. полностью использовать возможности устройства задержки анализатора.

На фиг. 1 изображена блок-схема устройства; на фиг. 2 — блок-схема регулируемого делителя-сдвигателя.

Аналого-цифровой преобразователь 1 подключен ко входу сдвигового регистра 2, который через многоканальный коммутатор 8

65 соединен с умножителем 4, а через добавочный коммутатор 5 сдвигового регистра с дешифратором б, к выходам которого подключен коммутатор 7. Другой вход умножителя

4 подключен на выход второго аналого-цифрового преобразователя 8, на который подключен также информационный вход вентиля 9. Выход умножителя 4 соединен с информационным входом коммутатора 10 накопителей, выходы которого соединены с блоком

11 накопителей.

Выход вентиля 9 подключен к входу дешифратора 12 накопителей, выходы которого соединены с блоком 18 накопителей. Управляющий вход вентиля 9 подключен и выходу двухпозиционного переключателя 14, на один вход которого включен выход первого вентиля 15, информационный вход которого подключен к выходу коммутатора 7 выходов дешифратора 6, а управляющий вход — к выходу пересчетной схемы 16 кольцевого делителя-сдвигателя.

Синхронизатор 17 включен таким образом, что его выход 18 подключен к управляющему входу преобразователя 1 и к цепи сдвига регистра 2, выход 19 подключен к управляющему входу преобразователя 8, и ко входу пересчетной схемы 16. Выход 20 подключен одновременно к управляющим входам коммутаторов 8, 10 и умножителя 4. Выход 21 подключен к управляющему входу коммутатора 7, выход 22 — к управляющему входу пересчетной схемы 16 и, выход 28 — к управляющему входу коммутатора 5.

На второй вход переключателя 14 подается постоянный сигнал 24, открывающий вентиль 9.

Устройство работает следующим образом.

Положим, что число накопителей блока 11 в 2" раз больше числа каскадов регистра 2 (где r)1). Это позволяет наиболее полно использовать элементы схемы. Тогда коэффициент пересчета делителя-сдвигателя должен быть равен 2", а период Л(следования импульсов на выходе 18 синхронизатора 17 в

2 раз больше периода Лт следования импульсов на выходе 19, равного шагу задержки, т. е. шагу изменения аргумента оценки корреляционной функции и временного аргумента т оценок двумерных законов распределения.

Период следования импульсов на выходе

20 синхронизатора 17 в L раз меньше Лт (где L — число каскадов регистра 2).

Период следования импульсов на выходе

21 равен времени однократного усреднения точек одного сечения двумерного закона с помощью блока накопителей 18. Период следования импульсов на выходе 22 синхронизато. ра 17 в Q раз больше периода следования импульсов на выходе 21 (где Q — число выходов дешифратора б, равное числу интервалов квантования преобразователя 1). Период следования импульсов на выходе 28 в 2" раз

364944

65 больше периода следования импульсов на выходе 22.

Пересчетная схема (кольцевой делительсдвигатель) 1б производит деление частоты следования входных импульсов в 2" раз, изменяя каждый раз по приходе импульса на управляющий выход 22 временное положение выходного импульса длительностью Лт на Лт по отношению к предыдущему сдвигу относительно начала отсчета. В качестве делителясдвигателя может быть, например, использована цепочка: r-разрядный двоичный счетчик

2б, работающий на дешифратор 2б с 2"-канальным коммутатором 27 на выходе. Входом делителя-сдвигателя является вход счетчика, управляющим входом — вход коммутатора, а выходом — выход коммутатора.

Дешифратор 12 построен таким образом, что при вычислении оценок дифференциальных законов распределения на каждый код на его входе он вырабатывает единичный сигнал лишь на одном своем выходе, соответствующем данному коду, т. е. соответствующему интервалу квантования сигнала преобразователя 8. При нахождении же оценок интегральных законов распределения на каждый код на входе дешифратора вырабатываются единичные сигналы на всех выходах, номера которых больше или равны номеру, соответствующему коду на входе. Здесь предполагается, что число М накопителей блока 18 равно числу равномерных интервалов квантования преобразователя 8. Дешифратор б построен аналогично.

Допустим, что на вход преобразователя 1 поступает сигнал xt, а на вход преобразователя 8 — сигнал yt.

Оба сигнала представляют собой реализации центрированных стационарных и стационарно-связанных на интервале анализе аргодических по отношению к оцениваемым характеристикам процессов X(t) и Y(t).

Устройство работает в двух режимах, П е р в ы и р е ж и м. Вычисление оценок

) * (т) корреляционных функций R х (т) и оценок Ф " (у) одномерных законов распределениях Ф (у).

В этом режиме переключатель 14 включен на постоянный сигнал 24, так что вентиль 9 оказывается постоянно открытым.

Вычисление Л* (т) и F"" (у) или f" (у) (в зависимости от исполнения дешифратора

12) осуществляется параллельно за N> и Мф циклов соответственно (где Л вЂ” объем использованной выборки).

Каждый цикл вычисления оценки R (т) состоит из 2" тактов одинаковой длительности, равной шагу задержки Лт. Каждый такт, в свою очередь, состоит из L подтактов равной длительности.

В начале каждого l-го (l=1,23, ... L) подтакта любого i-го (i=1,2,3, ... 2 ) такта п-го (n=1,2, ... Жя) цикла по сигналам с выхода

26 синхронизатора 17 происходит переклю.жние многоканального кольцевого коммутатора 8 с выхода (l — 1)-го (прп l=2,3, ... 1.) или

L -го (при l=1) каскада сдвпгового регистра нь выход l-го. Одновременно с этим кольцевой коммутатор 10 подключает к выход1 умножителя 4(i+ (l — 1) 2") -й накопитель блока

11. После этого происходит запуск умножителя 4.

С другой стороны, запуск преобразователя

1 и сдвиг в регистре производятся с периодом At=2" Лт, а запуск преобразователя 8— с периодом Лт. Причем при сдвиге в регистре в его первый каскад записывается только что измеренный и закодированный преобр азователем 8 отсчет сигнала л (t), а в каждый следующий каскад переписывается код из предыдущего каскада. Поэтому, обозначив через

/„ начало и-ro цикла, нетрудно убедиться, что в l-ом подтакте i ro такта и-ro цикла в

1-ом каскаде регистра будет код отсчета х(/„ †(I — 1)At), а на выходе преобразователя

8 будет код отсчета у(1,+ (1 — 1) Лт). Следовательно, в каждом l-ом подтакте -го такта п-го цикла в (i+ (l — 1)2")-й накопитель блока 11 поступает произведение х (/„— (l — 1) At) у (t„+ (— 1) Л.) с постоянной разностью аргументов, равной

f (l — 1) 2"+1 — 1)Лт, в то время как другие накопители блока 11 отключены от умножителя.

Поэтому после Л > циклов вычисления в (i+ (l — 1) 2") -ом накопителе блока 11 б1 дет г олучена оценка Рх (((1 — 1) 2"+ — 1) Лт) точки корреляционной функции Rхл- (т) при т= f (l — 1) 2"+i — 1) ) Лт. На выходе же всех накопителей блока 11 будут параллельно получены оценки L-2 точек Ях>.(т) при т=О;

Лт; 2Лт; ... (L 2" — 1) Лт.

Параллельно с этим на гыходе блока 18 накопителей в зависимости от исполнения дешифратора 12 будет получена оценка одномерного дифференциального f(e) или интегрального F (у) закона распределения.

Обе оценки получаются в виде М равноотстоящих вдоль осп аргумента у через Лу точек. (М равно числу накопителей блока 18 и числу интерваioB квантования преобразователя 8; Лу — длина интервала квантования).

Обозначим через у„, серечину m-го (m=1, 2, ... М) интервала квантования сигнала у(() по уровню преобразователем 8. Тогда, если код на входе дешифратора соответствует т-му интервалу, то на его m-ом выходе бучст единичный сигнал, а на всех других — пулевой, если дешифратор предназначен для нахождения оценок дифференциальных законов распределения, ".èáî едпничный сигнал буде на всех выходах с номерами, большими пли равными т„если дешифратор предназначен для нахождения оценок интегра Ibnbl. законов распределения.

Отсюда следует, что при открытом вентиле 9 по отношению к своему т-му выходу

364944

0 при других g(t), дешифратор 12 совместно с преобразователем 8 реализуют следующую математическую операцию

q<(t; m) =

1 при g« — . у (t) < у

d>y Лу если дешифратор предназначен для нахождения оценок дифференциальных законов pacnpeделепия, либо

1 при у(/) "у +=У, rj„(t; т) =

0 при других у(/), если дешифратор предназначен для нахождения оценок интегрального закона распределения.

Поэтому в j-ом (j=1,2,3, ... Уф) цикле вычислений Ф (g), длительностью Лт каждый, в любом из которых преобразователь 8 запускается один раз, в т-ом накопителе блока

1; усредняется сигнал >1ф (1; т). В результате по окончании М» циклов на выходе накопителей блока 18 будет получено М равноотстоящих через Лу вдоль оси g точек Ф" (у), т, е. Р (у) или f":(g) в виде Ф*(у,); Ф (g ); .. Ф" (у.);» ... Ф*(у.) .

В т о р о и р е ж и м. Вычисление оценок

Ф (х; у; т) двумерных законов распределения

Ф (х;у;т).

Теперь переключатель 14 подключен на выход вентиля 15 и поэтому вид сигналов, усредняемых в накопителях блока 18, определяется видом сигнала на выходе вентиля

15. Последний же зависит от вида сигналов на информационном и управляющем входе вентиля.

В остальном элементы устройства работают аналогично. Это приводит, в частности, к тому, что оценка корреляционной функции может быть вычислена в любом подэтапе второго режима.

Работа анализатора с обычной пересчетной схемой принципиально не отличается от работы усовершенствованной схемы при одновременном расположении импульса на выходе делителя-сдвигателя. Поэтому р ассмотрнм сразу общий случай, когда в качестве пересчетной схемы используется делительсдвигатель.

Вычисление оценок Ф" (х; у; т) двумерных законов распределения Ф (x; у; т) (т. е. оценок f (х;у;т) дифференциального f (х;у;т) или оценок F* (х; у; т) интегрального F (х; у; т) двумерных законов распределения в зависимости от одинакового исполнения дешифр атор ов б и 12) осуществляется в К = L. 2" этапов. В каждом к-ом (к=1, 2, 3, ... К) этапе находится оценка Ф" (х; у; x) при всех значениях х и у, но при одном конкретном значении т=т„, изменяющемся ступенчато с шагом Лт, Переход от одного этапа к друго5

65 му, т. е. изменение т, осуществляется автоматически с помощью делителя-сдвигателя и коммутатора 5. При этом делитель-сдвигатель позволяет изменять т в пределах от 0 до (2" — 1) Лт через Ь, а коммутатор 5 — в пределах от 0 до 2" (1 — 1) Лт через 2" Лт. Совместно же делитель-сдвигатель lб и коммутатор 5 позволяют изменять т в пределах от О до (L2 — 1) Л1с с шагом Лт.

Каждый к-й этап состоит из Q подэтапов (где Q — число выходов дешифратора б, равное числу интервалов квантования преобразователя 1).

В q-ом (q=1, 2, 3„... Q) подэтапе к-ro этапа находятся параллельно М точек сечения

Ф" (х;у;т), отстоящих равномерно вдоль у через Лу, при х=х>-const, т=т,-const, (где х„— середина q-ro интервала квантования преобразователя), Переход от одного подэтапа к другому, т. е. изменение х, осуществляется с помощью коммутатора 7.

Каждый подэтап состоит из У,>, циклов, совпадающих по длительности и по разбиению по тактам с циклом вычисления оценки корреляционной функции. Однако здесь отсутствует разбиение такта на подтакты.

Примем в качестве текущего начала отсчета t передний фронт импульсов на выходе 18 синхронизатора 17, имеющих тот же период повторения bt=2 Лт, что и выходные импульсы делителя-сдвигателя, являющиеся началом и-го цикла вычисления Ф" (х;у;т) при х, т-const.

Тогда в исходном положении начало импульса длительностью Лт на выходе делителя-сдвигателя совпадает с началом импульс;i на выходе 18 синхронизатора 17.

После прихода первого импульса с выхода

22 синхронизатора 17 на управляющий вход делителя-сдвигателя импульсы на его выходе следуют с тем же периодом, но со сдвигом начала на Лт по отношению к предыдущему. После прихода второго импульса на

yr,равляющий вход делителя-сдвигателя импульсы на его выходе следуют со сдвигом

2 Лт относительно текущего начала отсчета и т. д. После прихода 2"-го импульса на управляющий вход делителя-сдвигателя импульсы íà его выходе следуют снова с нулевым сдвигом и т. д.

Поэтому вентиль 15 открывается лищь на время Лт в течение одного цикла вычисления

Ф (х; у; т) при x=const, a=const, совпадающего с циклом вычисления Я (т). Положение же этого интервала времени по отношению к текущему моменту времени зависит от того, сколько импульсов до этого поступит на управляющий вход делителя-сдвигателя от начала вычисления сечения оценки двумерного закона распределения.

С другой стороны, если коммутатор 7 находится в q-ом положении (q=1,2,3, ... Q), а коммутатор 5 — в l-ом положении, то в

364944

10 и-ом цикле на информационный вход вентиля

15 с q-го выхода дешифратора б поступает код нелинейного преобразования.

«-: ("и 9 ) =

1 при х — — (х(/ — (1 — 1)И)(х + —, 0 при других x(t„— (l — 1)AtJ, если дешифратор б предназначен лля нахождения оценок дифференциальных законов распределения, либо ) (л, ) ; 1) =

1 при x(t„— (l — 1)At)(x,+ —, 0 при других x(t„— (l — 1)И), если дешифратор б предназначен для нахождения оценок интегральных законов распределения, (где х — среднее значение, а Лх— ширина q-го интервала квантования сигнала

x(t) преобразователем 1).

Поэтому после а-ro (к=1,2,3, ... 2"; 1,2,3..... .2", 1,2 ...) импульса на выходе 22 синхронизатора

17, когда делитель-слвигатель осуществляет сдвиг выходного импульса на интервал аЛт по отношению к текущему началу отсчета 1„ (к началу и-го цикла вычислений), на вхол, т-го накопителя блока 18 проходит сигнал, равный произведению уф (/„; т; д; 1; а) =-T«4, (/„+ аЛт,"и) 8< (t< д; l).

Это значит, что если дешифраторы выполнены для нахождения оценок дифференциальных законов распределения, то у (t„;m;q;n;l)

1 при х, — — х(ӄ— (l — 1)И)(х, + и д. — У (д(„+ ..Л-)(у +

0 при других х(„— (l — 1)At7

«и/или g (t„+ SA=1, S = 1, 2,... ÿ, . 2, Если же дешифраторы выполнены для нахождения оценок интегральных законов распределения, то у,(/„; m; q; а; l) =

1 при х(1„ — (1 — 1) At) (х, + — 7 и у (t„+ аЛ".J (у + =У, 0 при других х(ӄ— (l — 1)М, «и/или g(t„+ SA-.J, S=1,2,... а,...2 .

Полученные соотношения обусловлены тем, что вентиль 15 оказывается открытым по управляющему входу лишь в течение ññ-го такта цикла, а поэтому другие отсчеты у(„), g(t.+Л-),,д(t,+(— 1)Л ) у (/„+ (а+ 1)-Лт),. .."у (1„+ 2 ATJ, 15

65 не могут пройти через вентиль 9, даже если на выходе коммутатора 7 — единичный сигнал.

А это соответствует получению на выходе блока накопителей 18 после N циклов усреднения в пределах одного подэтапа одного этапа М равноотстоящих вдоль д с шагом Лу точек сечения Ф* (х; д; т) при х х ) g— : у)) дз) уз) ° ° gM) т = аЛт + (l — 1) At = (а + (1 — 1) 2 ) Лт.

Все же сечения оценки Ф* (х; у; т) получаются следующим образом.

В первом полэтапе первого этапа коммутаторы 7 и 5 находятся в первом положении, делитель-слвигатель обеспечивает нулевой сдвиг импульса.

Запуск преобразователей 1, 8 и сдвиг в регистре 2 осуществляется так же, как в первом режиме. Поэтому после Мф циклов вычисления получается М точек оценки

Ф" (х; у; т) при х=х, (поскольку коммутатор

7 находится в положении 1) у=уь у), ... Ум (так как на выхоле блока накопителей 18 получается сразу М точек оценки), т=О.

После этого по окончании считывания полученных оценок импульсом с выхода 21 синхронизатопа 17 комм )татор 7 переволится во второе положение. Начинается второй подэтап первого этапа, в котором находится

Ф (х; у; т) при х=.х,; у= у„у„...у„; -=О.

Далее аналогично находят М точек Ф* (х; у;т) при х=х>. х., хр, но при т=О.

После этого коммутатор 7 опять ставится в первое положение, но на управляющий вход делителя-слвигателя поступает импульс, в результате чего его выходной импульс сдвигается на Лт.

Начинается второй этап. Теперь за Q подэтапов производятся вычисления всех Q сечений Ф (х, у;т) вдоль х=хь х., х поМточек вдоль у=уь g>, ... Ум, но теперь при т= "1т.

В третьем этапе - =-2 Лт и т. л., в 2"-ом этапе т= (2" — 1) Лт. В начале (2"+1) -го этапа делитель-сдвигатель опять дает нулевой сдвиг импульса, но теперь коммутатор 5 ставится в первое положение. В результате т=2" Лт и за Q подэтапов опять находятся Q сечений вдоль х по М точек влоль у при данном т.

Затем делитель-слвигатель добавляет еше

Лт, становится т.= (2"+1) Лт и т. д. до (2.

° 2" — 1) Лт. Далее коммутатор 5 переходит в положение 2)4т будет равно 2 2" Лти т. л. пока в L.2"-ом этапе т не станет равным (I 2 — — 1) Лт.

По его окончании вычисление оценки Ф* (х. у, т) при всех возможных значениях х, у, т заканчивается.

Если число каскадов регистра 2 равняется числу накопителей блока 11, то необходимость в вентиле 15 и делителе-сдвигателе отпадает. Однако это требует использования

364944

12 значительно более громоздкого регистра. Если коэффициент накопителей блока 18 уменьшить в соответствии с значением /(у), /(х,,) или F(gm), F(xm) для т-го накопителя, то на их выходах можно получить оценки соответствующих условных законов распределения, получаемых делением двумерных законов распределения на одномерные в соответствии с известными из теории вероятности формулами.

Предмет изобретения

1. Анализатор случайных процессов, содержащий дешифратор накопителей; синхронизатор, первый выход которого соединен с первым аналого-цифровым преобразователем, второй выход подключен к сдвиговому регистру непосредственно и через второй аналогоцифровой преобразователь, третий выход синхронизатора подключен к коммутатору накопителей и умножителю и к многоканальному коммутатору, другие входы которого подключены к сдвиговому регистру, выход умножителя соединен с коммутатором накопителей, отличающийся тем, что, с целью нахождения оценок двумерных законов распределения, он дополнительно содержит дешифратор с коммутатором выходов, добавочный коммутатор сдвигового регистра, два вентиля, двухпозиционный переключатель и пересчетную

5 схему, выход которой через первый вентиль, двухпозиционный переключатель и второй вентиль подключен ко входу дешифратора накопителей; первый вход пересчетной схемы подключен к соответствующему выходу син10 хронизатора, второй — ко входу первого аналого-цифрового преобразователя, выход которого соединен со вторым вентилем и с соответствующим входом умножителя; вход дешифратора соединен с выходом добавочного

15 коммутатора сдвигового регистра, и коммутатор выходов дешифратора подключен выходом к информационному входу первого вентиля, управляющие входы коммутатора выходов дешифратора и добавочного коммутато20 ра сдвигового регистра подключены к соответствующим входам синхронизатора, 2. Анализатор по п. 1, отличающийся тем, ч о, с целью увеличения числа значений аргумента, задержки двумерных законов рас25 пределения, пересчетная схема выполнена на регулируемом кольцевом делителе-сдвигателе импульсов.

364044

Редактор Л. Утехина

Заказ 1556716 Изд. ¹ !12 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, гК-35, Раушская наб., д. 4,5

Типография, пр. Сапунова, 2

Составитель Э. Сечина

Техред Л. Богданова

Корректоры: А. Дзесова и T. Гревцова