Двоичный счетчик импульсов с контролем ошибок

О П И С А Н И Е 315294

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

МПК Н 03k 21/34

Заявлено 31 111.1970 (М 1421828/18-24) с присоединением заявки №

Приоритет

Опубликовано 21 1Х.1971. Бюллетень № 28

Дата опубликования описания 15.XI.1971

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 621,374.32(088.8) Авторы изобретения

В. Н. Елизаров и Л. И. Шапиро

Заявитель

ДВОИЧНЫЙ СЧЕТЧИК ИМПУЛЬСОВ С КОНТРОЛЕМ ОШИБОК

Изобретение относится к вычислительной технике.

Известны двоичные счетчики импульсов с контролем ошибок, содержащие разрядные пересчетные ячейки, в которых контроль двоичного счетчика импульсов осуществляется ,путем сравнения контрольного кода четности содержимого разрядных .перерасчетных ячеек с кодом четности, вычисленным специальной схемой.

Недостатками этих счетчиков являются продолжительное время, контроля и отсутствие локализации ошибки. Время контроля в известных счетчиках определяется схемой образования контрольного .кода четности от содержимого пересчетных ячеек и схемой сравнения кодов.

Целью изобретения является устранение указанных недостатков. Это достигается благодаря введению в состав разрядных пересчетных ячеек схем задержки, сбора импульсов записи «единиц» и переполнения, в разрядные пересчетные ячейки функциональных узлов, поразрядного контроля формирования сигнала ошибки и фиксации места неисправностей и соединению их соответствующим образом с разрядными пересчетными ячейками.

Контроль счета в счетчике осуществляется проверкой перехода из состояния «О» в со< гояние «1» в одной разрядной .пересчетной ячейке и проверкой переходов из «1» в «О» в более младших пересчетных ячейках, Время контроля определяется временем контроля одной пересчетной ячейки и по величине в несколько раз меньше времени образования контрольного кода четности в известных двоичных счетчиках .импульсов с контролем ошибок.

На чертеже представлена блок-схема двоичного счетчика импульсов с контролем ошибок, где 1 — вход устройства; 2 4 первая, i-я, и-я разрядные пересчетные ячейки; 5— схема сбора импульсов записи «единиц» и переполнения; б — схема формирования сигнала ошибки,и фиксации места неисправности, которая осуществляет сбор сигналов ошибки,,поступающих из различных функциональных узлов, и фиксацию их в триггерных элементах с любой необходимой точностью; 7 — выход устройства; 8 — 10 — функциональные узлы поразрядного контроля первой, i-и, и-й пересчетных ячеек соответственно; 11 — схема задержки функционального узла; 12 — инвертор;

18 †перв схема совпадения; 14 †собирательная схема; 15 †втор схема совпадения;

1б — схема задержки.

При счете на вход устройства 1 поступают импульсы. Разрядные пересчетные ячейки

30 2 — 4 устанавливаются в положение «1» нм315294

Составитель Д. И. Голубович

Редактор В, С. Левятов Тскред 3. Н. Тараненко Корректор А. П. Васильева

Заказ 3092/10 Изд. М 127 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4(5

Типография, пр. Сапунова, 2