Всг.со-озная.-,•-:.• ''i- v ; -,'!|11тмг.~:г «.[..!. m.-ii-! r-rtfiij;1t.vkaб'1блиотека

307522

О П И С А Н И Е

ИЗОБРЕТЕНИЯ

Oo@s Сееетенни

Сопиапнотичеснил

Реопу6лин

Зависимое от авт. свидетельства №

Заявлено 18Х111.1969 (№ 1355741/18-24) с присоединением заявки №

Приоритет

Опубликовано 21 VI.1971. Бюллетень ¹ 20

Дата опубликования описания 29ХП.1971

МПК H 03k 21!34 йоыитет оо делам нзооретеиий и отнрытий при Совете Министров

СССР ъ ДК 621.374.32 (088.8) Авторы изобретения

Б. И. Кочешков, М. О. Старобинский и Б. В. Фомушкин

Заявитель

УСТРОЙСТВО КОНТРОЛЯ

Изобретение относится к области автоматики и вычислительной техники, а именно к устройствам контроля регистров с логической обратной связью и счетчиков.

В названной области техники получили широкое применение регистры с логической обратной связю (POC), используемые в системах передачи данных, либо в качестве импульсных делителей частоты, либо в качестве рекурентных датчиков (например, испытательных тестов), а также бинарные делители (счетчики) .

Однако в известной аппаратуре не решена задача контроля безотказной работы POC u бинарных счетчиков.

Целью изобретения является создание устройства, осуществляющего автоматический контроль (обнаружение любого устойчивого отказа) значительно более простыми средствами и практически без снижения надежности аппаратуры.

Для достижения этой цели использован факт наличия в каждом цикле работы POC u бинарных счетчиков (делителей) взаимно инверсных комбинаций (состояний элементов указанных узлов) ввиду того, что устройства состоящие из и элементов имеют по меньшей мере /о(2" — 1) состояний. В этом случае любой устойчивый отказ в них приведет к пропаданию хотя бы одной из двух взаимно инверсных комбинаций. Данное устройство выполнено в виде двух дешифраторов любых взаимно инверсных комбинаций и схемы, выявляющей отсутствие дешифрирования любой

5 из них в каждом цикле работы, с выдачей сигнала «авария».

На чертеже показана блок-схема предлагаемого устройства контроля и ее подключение к контролируемому узлу.

10 Контролируемый узел 1 (POC или бинарный счетчик частоты) запускается сигналами делимой (рабочей частоты).

Методы построения контролируемого узла 1 известны.

15 Устройство контроля образовано дешифраторами 2 и 3, элементом памяти 4, логической схемой 5, бистабильным элементом 6, логической схемой «И» 7, элементом задержки 8; на выходе 9 схемы 7 появляется сигнал

20 «авария» при отказе узла 1.

Устройство работает следующим образом.

Каждый очередной импульс источника контрольной частоты, вход 10 проходя через элемент задержки 8, устанавливает бистабиль25 ный элемент 6 в состояние, разрешающее следующему импульсу источника вьшти через схему «Й» 7 на выход 9 в качестве сигнала

«авария». Выдача ложного сигнала на выход 9 от первого импульса источника кон30 трольной частоты исключается первоначаль307522

Составитель Л. Пронин

Техред Л. Л. Евдоиов Корректор О. С. Зайцева

Редактор В. Новоселова

Заказ 2049/18 Изд. Ао 906 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, %-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 ной ориентировкой бистибильного элемента 6.

Дешифраторы 2 и 8 настроены на выделение любых взаимно инверсных комбинаций узла 1. При исправной работе узла они поочередно срабатывают. Сигнал с выхода одного из дешифраторов, например 2, запоминается элементом памяти 4 на время ожидания срабатывания дешифратора 8. При совпадении сигналов с дешифратора 8 и элемента памяти 4 появляется сигнал на выходе логической схемы «И» 5, устанавливая бистабильный элемент 6 в состояние, запрещающее прохождение сигнала от источника 10 в качестве аварийного на выход 9 в каждом цикле работы узла. Во избежание вырабатывания ложных сигналов на выходе 9 контрольная частота от источника 10 по номиналу не должна быть выше частоты срабатывания каждого из дешифраторов 2 и 8. В случае возникновения устойчивого отказа узла не сраба.ывает хотя бы один из дешифраторов 2 или 8 (в общем случае оба) и, следовательно, не появится сигнал со схемы «И» 5, устраняющий аварийное состояние бистабильного элемента 6. Тогда очередной импульс от источника контрольной частоты пройдет через схему «И» 7 а выход 9 как сигнал аварии. Сброс элемента памяти 4 осуществляется сигналом с выхода схемы «И» 5. Предлагаемое изобретение дает возможность осуществить полный контроль устойчивых отказов POC и бинарных счетчиков (делителей) при малом объеме оборудования, что позволяет значительно повысить надежность этих устройств.

При контроле работоспособности POC или бинарных счетчиков, один из дешифраторов предлагаемого устройства может являться принадлежностью узла, что снижает избыточность, вносимую контрольным устройством.

Предмет изобретения

10 Устройство контроля регистров с логической обратной связью и бинарных делителей частоты, содержащее логические схемы «И», элемент памяти и бистабильный элемент памяти, элемент задержки, отличающееся тем, 15 что, с целью автоматического обнаружения устойчивых отказов контролируемых узлов, в него введены два дешифратора, подключенные к выходам контролируемого узла и настроенные на взаимно инверсные комбина20 ции, причем выход одного из них непосредственно, а другого — через элемент памяти— подк;почены к первой логической схеме «И», выход которой связан с одним из входов бистабильного элемента памяти, другой вход

25 которого связан через элемент задержки с источником контрольной частоты, при этом выход источника контрольной частоты соединен также с одним из входов второй логической схемы «И», выход которой служит сиг30 налом аварии, а второй вход соединен с выходом упомянутого бистабильного элемента памяти.