Патентно. *- тьхййэеокая '" ибляот]р. п. жукоэский

 

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Кл. 42m3, 7/39

Заявлено 29Х!.1968 (№ 1254400/18-24) с присоединением заявки ¹

Приоритет

Опубликовано 03.1Х.1970. Бюллетень № 28

Дата опубликования описания 2,XII.1970

МПК б 06f 7/39

УДК 681.325.57 (088.8) Комитет по делам иаабретеиий и-открытий при Совете й1иыистров

СССР

УСТРОЙСТВО ДЛЯ УСКОРЕННОГО УМНОЖЕНИЯ нания поразрядных переносов- ; 14 — 18— соответственно т + 1, <, i — 1, i — 2, t — 3-й разряды регистра запоминания поразрядных переносов-четверок; 19 — 22 — схемы сборки;

28 — 82 — схемы совпадения; 88 — 42 — управляющие шины; 48 — 45 — триггеры; 4б — 48— входные шины; 49 — 52 — входовые сумматоры;

58 — i-й одноразрядный семивходовой сумматор; 54 — бΠ— входные шины блока 58; б1—

70 — выходы сумматоров соответственно 49—

52.

К триггеру 48 через схему 19 сборки и схемы 28 — 25 совпадения подключены соответственно первый выход i + 4-го разряда сумма15 тора (вход 4б), первый выход блока 6 и второй выход блока 7. К триггеру 44 через схему

21 сборки и схемы 28 — 80 совпадения подключены соответственно пятый выход i + 3-го разряда сумматора (вход 47), пятый выход блока

20 7 и третий выход блока 8.

К блоку 45 через схему 22 сборки и схемы

81 и 82 совпадения подключены соответственно четвертый выход i+ 2-го разряда сумматора (вход 48) и четвертый выход блока 8.

25 К входам 57 — бО, каждого разряда сумматора через схемы совпадений, управляемые четырьмя младшими разрядами регистра множителя, подключены соответственно выходы т, i + 1, i + 2, /+ 3-го разрядов регистрд що30 жи мого.

Изобретение относится к области вычислительной техники и может найти применение в арифметических устройствах цифровых вычислительных машин.

Известны устройства для умножения чисел, в которых ускорение процесса умножения достигается за счет устранения распространения переносов в каждом цикле, а также устройства, совмещающие умно>кение с запоминанием переносов и умножение на два разряда множителя.

Целью изобретения является создание устройства умножения, позволяющего наряду с устранением распространения переносов в каждом цикле умножать одновременно на четыре разряда множителя.

Это достигается за счет применения в арифметическом устройстве одноразрядных сумматоров на семь входов, что позволяет складывать одновременно до пяти слагаемых.

На фиг. 1 дана структурная схема устройства умножения одновременно на четыре разряда множителя, на фиг. 2 изображен семивходовой сумматор.

Устройство включает в себя элементы: 1—

5 — соответственно /, т — 1, i — 2, i — 3, 4-й разряды регистра запоминания сумм; б—

8 — соответственно i + 1, i, / — 1-й разряды сумматора; 9 — 18 — соответственно i + 1, т, i — 1, i — 2, i — 3-й разряды регистра запомиО П И С A Н И E 281004

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

281004

Блок 58 (см. фиг. 2) — -и одноразрядный семивходовый сумматор состоит из четырех одноразрядных трех входовых сумматоров

49 — 52 и имеет семь в: одов. Выход 6! «Перенос» сумматора 49 соединен с одним из трех входов блока 51 и имеет также свободный выход 65 — дополнительный выход «Перснос» (блок 58). Выход 62 «Сумма» блока 49 соединен с одним из трех входов олока 52 и имеет также свободный выход 68 — дополнительный выход «Сумма» блока 58.

Выход 68 «Перенос» блока 50 соединен со вторым входом блока 51, а выход 64 «Сумма» блока 50 соединен со вторым входом блока 52.

Выход 70 «Сумма» блока 52 является выходом суммы блока 53.

Выход 69 «Перенос» блока 52 соединен с третьим входом блока 51.

Выход 67 «Сумма» блока 51 является выходом «Перенос — двойка» блок- 53.

Выход 66 «Перенос» блока 51 является выходом «Пецанос — четверка» блока 58.

3а исходное принимают такое состояние устройства, когда на регистры множимого и множителя приняты соответственно множимое и множитель. В каждом цикле умножения на каждый рааряд устройства поступают разрешающие потенциалы на управляющие шины

88, 86, 88 и 41, при этом на 1-й разряд подаются поразрядная сумма с блока 1, поразрядный перенос-двойка с блока 10, поразрядный перенос-четверка с блока 15 через схему 27 совпадения и схему 20 сборки, на входы 57—

60 блока 58 подаются соответственно i, i + 1, i + 2, i + 3-й разряды множимого, если в соответствующих четырех младших разрядах регистра множителя единицы, или не подается разряд множимого на тот вход, которому соответствует нуль в разряде регистра множителя.

После суммирования семи слов получают трехрядный результат, состоящий из поразрядных сумм, которые записываются со сдвигом на четыре разряда в сторону младших в регистр запоминания сумм (для i ãî разряда с выхода 70 блока 53), поразрядных переносов-двоек, которые записываются со сдвигом на три разряда в сторону младших в регистр запоминания поразрядных переносов-двоек (для i-го разряда с выхода 67 блока 58), поразрядных переносов-четверок, которые записываются со сдвигом на два разряда в сторону младших в регистр запоминания переносовчетверок (для -го разряда с выхода 66 блока

58) .

Цикл повторяется до тех пор, пока не выполнится умножение на все разряды множителя.

В последнем цикле умножения разрешающие сигналы с шин 88, 88, 41 снимаются и поступают на шины 84, 86, 89, 42, при этом поразрядные суммы записываются со сдвигом на один разряд в сторону младших в регистр запоминания сумм (для i-го разряда сумматора с выхода 70 блока 53 результат подается

З0

65 на вход блока 2); поразрядные переносы-двойки записываются в тот же разряд регистра запоминания поразрядных переносов-двоек (для -ro разряда сумматора с выхода 67 блока 53 результат подается на вход блока 10); поразрядные переносы-четверки записываются со сдвигом на один разряд в сторону старших в регистр запоминания поразрядных переносовчетверок (для i-го разряда сумматора с выхода 66 блока 53 на вход блока 14).

После того, как произведено умножение на все разряды множител,l, происходит выход из цикла. Входы сумматора, связанные с выходами разрядов регистра множимого, отключаются (для l-го разряда входы 57 — 60), а остальные входы подключаются так же, как и раньше. Разрешающие потенциалы поступают на управляющие шипы 35, 86, 40, а с шин 84, 89, 42 снимаются.

В 3Toib o iчае трехрядный жения, представленный в виде поразрядных сумм, поразрядных переносов-двоек и поразрядных переносов- четверок, переходит в двухрядный результат, представленный в виде поразрядных сумм и поразрядных переносовдвоек.

С i-го разряда сумматора снимается поразрядная сумма с выхода 68 блока 7 на блок 1, поразрядный перенос-двойка с выхода 65 блока 7 на вход блока 9.

После приведения трехрядного результата к двухрядному входы сумматора остаются связанными с выходами регистра запоминания сумм и регистра запоминания поразрядных переносов-двоек. Выходы же регистра запоминания переносов-четверок отключаются (на управляющую шину 86 подается запрещающий потенциал), а вместо них (для i-го разряда на вход 55 блока 58 через схему сборки

20 и схему совпадения 26 подключается выход перенос-двойка блока 8) разрешается распространение переноса, и двухрядный результат умножения переходит в однорядный (на управляющую шину 87 подается разрешающий потенциал). Результат записывается в регистр запоминания сумм (на управляющую шину 85 поступает разрешающий потенциал, а шины 40 разрешающий потенциал снимается). Таким образом, в регистре запоминания сумм образовался результат умножения, Предмет изобретения

Устройство для ускоренного умножения, содержащее сумматор, регистр множимого, регистр множителя, регистры запоминания сумм и поразрядных переносов, отличатоаееса тем, что, с целью повышения быстродействия, оно построено на основе одноразрядных семивходовых сумматоров, причем выход суммы i-ro разряда сумматора через схемы совпадения и сборки подключен к l — 1-му и l — 4-му разрядам регистра запоминания поразрядных сумм, выход «перенос-двойка» i-го разряда сумматора через схемы совпадения и сборки подключен к i-му и i — 3-му разрядам регист281004 ра запоминания поразрядных переносов-двоек, выход «перенос-четвер ка» 1-го разряда сум матора через схемы совпадения и сборки соединен с i + 1-м и t — 2-м разрядами регистра запоминания поразрядных переносов-четверок, дополнительный выход суммы i-го разряда сумматора через схемы совпадения и сборки подключен ко входу t-го разряда регистра запоминания сумм, а дополнительный выход

«перенос-двойка» с-го разряда сумматора через схемы совпадения и сборки соединен ci + 1-м разрядом сумматора и t + 1-м разрядом регистра запоминания поразрядных переносовГ1Г "1Г1"

1!! II i! 1

I I 1!

11

2, 3 1е! !51 ! i

Ii;tI -2 L-Э! -4

111 !1 l i 1 ! 11 t1 11 1

e.iL JL J!

7 !

, 1!

V г 1

1 I

1..1 с- 71 ! б!

-, i I

1 !!

1 !

59 55 56

57 58 59 50

Г Ьф— ! (гб !

Ез

1 !!

1 !

3 !

Г 1

1;.r! !

1, ! ! ! !

11

Ls с J с -

Фиа Я

Составитель Л. А. Горская

Редактор Ралдугина

Корректор О. И. Усова

Заказ 340iq7 Тираж 480 Подписное

ЦНИИПИ Когиптста по делам изобретений и открытий при Совете Министров СССР

Москва, )К-35, Раушская иаб., д. 4/5

Типография, пр. Сапунова, 2

Г—

Ii4i !

19

i

L двоек, первый вход г-го разряда каждого сумматора соединен с выходом L-го разряда регистра запоминания сумм, второй его вход соединен с выходом t-го разряда регистра запоминания поразрядных переносов-четверок и дополнительный выход переноса — 1-го разряда сумматора, третий вход его соединен с выходом t-I o разряда регистра запоминания поразрядных пвреносов-двоек, на четвертый, 10 пятый, шестой и седьмой входы -го разряда сумматора подключены соответственно выходы

i-ro, i + 1-го, i + 2-го, i + 3-го разрядов pei »стра мнохкимого.