Тейтм- 1п 11^f vu4«*'pr'-'&i! ti ari!. -^t-i- ^b»shbjikoteaa

ОПИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СЬИДЕТЕЛЬСТЬУ

254223

Сома Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 28.У1.1968 (№ 1253757/18-24) с присоединением заявки №

Приоритет

Опубликовано 07.Х.1969. Бюллетень № 31

Дата опубликования описания 18.III.1970

Кл. 42m>, 3/00

МПК G 061

УДК 681.325 (088.8) Комитет по делам иаобретеиий и открытий при Саеете Мииистров

СССР..ааа ай ай

Авторы изобретения

Заявитель

11РЕОБРАЗОВА1 ЕЛЬ НАПРЯЖЕНИŠ— КОД

Изобретение относится к области электроизмерительной техники.

Известны, преобразователи на пряжение— код с цифровой автоматической коррекцией дрейфа нуля, содержащие входной коммутатор, нуль-орган, преобразователь импульсов, блок синхронизации, вентили, дополнительный регистр и сумматор.

Недостатками известных устройств является сложность, обусловленная наличием дополнительного регистра для хранения кода нуля, и пониженное быстродействие, являющееся следствием дополнительных затрат времени на перенос кода нуля в дополнительный регистр и выполнение операции сложения инверсного кода нуля и прямого кода параметра.

Цель изобретения — упрощение устройства за счет исключения дополнительногорегистра и повышение быстродействия за счет исключения дополнительных затрат времени на перенос кода и выполнение операции сложения кодов.

Предлагаемое устройство отличается от известных тем, ITO в нем запись инверсного кода нуля и прямого кода измеряемого напряжения U» и операция сложения кодов происходит одновременно с процессом преобр азования нулевого напряжения и U, для чего используются прямой и инверсный выходы нуль-органа, которые, через логические схемы

«И», «ИЛИ», «НЕ» соединены со схемами

«И» сумматора, на вторые входы которых поступают сигналы от распределителя импуль5 сов. Сумматор выполняется в виде и-входового однон апр авленного двоичного счетчика, где

n — число разрядов преобразователя.

Это позволяет сократить число элементов в схеме за счет исключения дополнительного

10 регистра кода нуля и повысить быстродействие за счет исключения затрат времени на перенос кода нуля и выполнение операции сложения кодов.

Блок-схема предлагаемого устройства изоб15 ражена на чертеже.

Устройство содержит входной коммутатор

1, входы которого соединены с измеряемым напряжением и нулевым потенциалом, а выход соединен с нуль-органом 2, второй вход

20 которого соединен с преобразователем код— напряжение 3, который и шинами соединен с регистром кода 4. Регистр кода 4 и шинамп соединен с распределителем импульсов 5, одной шиной с нуль-органом 2 и одной шиной

25 с блоком синхронизации 6. Блок синхронизации соединен одной шиной с распределителем импульсов 5, одной шиной с входным коммутатором, одной шиной с нуль-органом 2 и двумя шинами с логическими схемами «И»

30 7 и 8, вторые входы которых соединены с

254223 нуль-органом 2. Выходы схем «И» 7 и 8 присоединены к схеме «ИЛИ» 9, выход которой через схему «НЕ» 10 соединен с и схемами

«И», 11, вторые входы которых соединены п шинами с распределителем импульсов -5. Выходы схем «И» 11 соединены с и входами сумматора 12, который одной шиной соединен с блоком синхронизации б.

Преобразование входного напряжения U„ в код происходит в два такта.

В первом такте через коммутатор 1 на нуль-орган 2 поступает нулевое напряжение.

При этом входным напряжением U,„, подлежащим преобразованию в код, является сумма напряжений смещения порога срабатывания и дрейфа нуля нуль-органа. Процесс преобразования напряжения У„в код осуществляется поразрядным методом, при котором распределитель импульсов.5 поочередно, начиная со старшего, включает разряды регистра кода 4. При этом преобразователь код— напряжение вырабатывает эталонные уровни напряжения U которые сравниваются с напряжением U,„„, нуль-органом 2. Состояние нуль-органа 2 опрашивается импульсами блока синхронизации б и при U„ U,„ „нульорган 2 выдает сигнал на сброс включенной ступени эталонного напряжения.

Запись инверсного кода нуля осуществляется следующим образом. Блок синхронизации в первом такте выдает разрешающий сигнал на схему «И» 8, которая через схемы «ИЛИ»

9 и «НЕ» 10 подает на схемы «И» 11 сумматора 12 инверсный выход нуль-органа 2, т. е. выход, на котором есть разрешающий потенциал, или импульс при U») U». При наличии импульса на инверсном выходе пуль-органа в разряде сумматора, который,в данный момент выбран тактовым импульсом распределителя, будет записана «1». В случае потенциального выхода нуль-органа запись «1» в разряд сумматора производится импульсом, соответствующим концу тактового интервала.

По окончании такта кодирования в сумматоре записан инверсным кодом числовой эквивалент, соответствующий напряжению смещения характеристики преобразователя напряжение — код.

Во втором такте через коммутатор 1 на вход нуль-органа 2 поступает напряжение блок синхронизации 6 выдает разрешающий сигнал на схему «И» 7, которая через схемы «ИЛИ» 9 и «НЕ» 10 подает на схемы

«И» 11 сумматора 12 прямой выход нуль-ор5 гана, т. е. выход, на котором появляется разрешающий потенциал или импульс при U» ( (U,„. При этом одновременно происходит поразрядная запись кода U» в сумматор и сложение кода U с инверсным кодом нуля в

10 сумм аторе.

По окончании второго такта преобразования на выходе сумм атор а устанавливается скорректированный код, соответствующий напряжению U

15 Систематическая ошибка в один квант, которая должна была бы образоваться в результате замены операции вычитания операцией сложения прямого кода уменьшаемого с инверсным кодом вычитаемого, устраня20 ется начальной установкой младшего разряда сумматора в «1».

При использовании описанного устройства для многоточечных измерений с числом выходных запоминающих регистров, равным

25 числу точек, в качестве запоминающего регистра используется описанный многовходовой счетчик с заменой двухвходовых схем ЙЬ на трехвходовые, причем на третий вход схемы

«И» подается импульс выбранного капала.

30 При этом наличие цифровой коррекции нуля практически не увеличивает объем преобразов ател я б ез кор р екции.

Предмет изобретения

35 Преобразователь напряжение — код с цифровой автоматической коррекцией дрейфа нуля, содержащий входной коммутатор, нульорган, преобразователь код — напряжение, регистр кода, распределитель импульсов, 40 блок синхронизации, логические схемы «И», «ИЛИ», «НЕ» и сумматор, отличающийся тем, что, с целью повышения быстродействия и упрощения устройства, в нем прямой и инверсный выходы нуль-органа через схемы

45 «И», вторые входы которых соединены с блоком синхронизации, подключены к схеме

«ИЛИ»; выход последней через схему

50 со входом сумм атор а.

254223

Составитель Н. Козлов

Редактор Л. А. Утехина Техред Т, П. Курилко Корректоры: А. Николаева и М. Коробова

Заказ 386/10 Тираж 480 Подписнос

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва Ж-З5, Раушская наб., д. 4 5

Типография, пр. Сапунова, 2