Формирователь адреса
Изобретение относится к автоматике и дискретным системам, выполняемым по принципу жесткой логики, и может быть использовано в средствах отображения инструкций по поступающим в цифровом двоичном коде данным. Целью изобретения является его упрощение. Указанная цель в устройстве, содержащем регистр, первый и второй элемент И, элемент задержки, достигается путем дополнения его первым, вторым, третьим и четвертым счетчиками, ждущим генератором, первым и вторым элементом ИЛИ и блоком сравнения. 2 ил., 1 табл.
Изобретение относится к автоматике и дискретным системам, выполняемым по принципу жесткой логики, и может быть использовано в средствах отображения инструкций по поступающим в цифровом двоичном коде данным.
Известно, что устройства отображения инструкций (УОИ) могут выполняться как по принципу гибкой логики, так и по принципу жесткой логики. В первом случае данные, в частности номер инструкции, поступают от интерфейса (например, МПИ, ГОСТ 26765.51-86) микропроцессора. Во втором случае подобный блок в устройствах отображения инструкций отсутствует. УОИ в мобильных системах, как правило, должны быть переносными, иметь минимально возможную массу и габариты, потреблять минимально возможную мощность и отличаться простотой в эксплуатации и ремонте. Задача преобразования номера инструкции возникает из-за невозможности размещения в одном корпусе большой интегральной схемы (БИС) репрограммируемого постоянного запоминающего устройства (РПЗУ) всего объема данных, необходимых для отображения требуемого количества инструкций. Так, например, при отображении 1500 инструкций по 170 символов в каждый блок РПЗУ должен состоять из 125 корпусов БИС с организацией 2048х8 бит (например, БИС типа 558РР1). В одном корпусе БИС РПЗУ в этом случае размещается 12 инструкций, в связи с чем для выбора требуемой инструкции из РПЗУ с целью ее перезаписи в блок буферной памяти, обеспечивающий регенерацию отображаемых в инструкции символом с критической частотой слияния мельканий, ее номер необходимо преобразовать, т.е. представить двумя составляющими G(y) и Q(y), как это показано в таблице. Здесь G(y) - номер БИС в РПЗУ, Q(y) - номер (адрес) инструкции в данной БИС. Цель изобретения - упрощение формирователя. На фиг. 1 изображена структурная схема формирователя; на фиг.2 - эпюры сигналов. В ее состав входят: регистр 1, первый 2, второй 3, третий 4 и четвертый 5 цифровой двоичный счетчик, первый 6 и второй 7 элемент ИЛИ, элемент задержки 8, цифровой блок сравнения 9, ждущий генератор 10, первый 11 и второй 12 элемент И. Регистр 1 предназначен для хранения порядкового номера инструкции, который засылается по его информационным входам. По первому и второму управляющему входу регистра от внешнего устройства (не показано) поступают управляющие сигналы. Первый 2 цифровой двоичный счетчик предназначен для работы совместно с регистром 1. Когда содержимое этого счетчика становится равным содержимому регистра 1, цифровой блок сравнения 9 формирует кратковременный выходной импульс. Первый вход счетчик 2 - управляющий, второй - счетный. Второй 3 цифровой двоичный счетчик совместно с первым 11 элементом И предназначен для деления частоты следования импульсов ждущего генератора 10 на число, равное количеству символов в одной инструкции. В примере, который приведен выше и на который делаются ссылки ниже, это число равно 170. Первый вход счетчика 3 - управляющий, второй - счетный. Третий 4 цифровой двоичный счетчик совместно со вторым 12 элементом И предназначен для деления частоты следования импульсов генератора на Nб.N1 где Nб - количество символов (букв) в одной инструкции, N1 - количество инструкций, находящихся в одном корпусе БИС РПЗУ. Применительно к рассматриваемому примеру Nб=170, N1=12, т.е. Nб.N1=2040. Первый вход счетчика 4 - управляющий, второй - счетный. Четвертый 5 цифровой двоичный счетчик предназначен для фиксации номера корпуса БИС РПЗУ. Первый вход счетчика 5 - управляющий, второй - счетный. Элементы ИЛИ 6 и ИЛИ 7 подключают управляющий вход соответственно счетчика 3 и счетчика 4 к двум входным сигнальным линиям. Элемент задержки 8 задерживает входной сигнал на время сброса регистра 1 в нуль и переходных процессов в цифровом блоке сравнения 9. Цифровой блок сравнения 9 служит для формирования кратковременного выходного импульса в момент равенства двух чисел в цифровом двоичном коде, которые поступают на его первую и вторую группу входов. Работа устройства протекает в следующей последовательности. Первоначально на клавишной панели (не показана) нажимается клавиша R и по установочному входу R формирователя поступает кратковременный импульс VR (фиг.2), который подводится к установочному входу регистра 1 и устанавливает его в нуль. Этот же импульс подводится к установочным входам первого 2, второго 3, третьего 4 и четвертого 5 цифрового двоичного счетчика и устанавливает их в состояние, при котором их содержимое равно единице. Импульс VR подводится к установочному входу счетчика 3 через первый 6 элемент ИЛИ и к установочному входу счетчика 4 - через второй 7 элемент ИЛИ. Затем на клавишном пульте набирается номер инструкции, хранящейся в РПЗУ, и нажимается клавиша V. В результате по входу запуска V устройства поступает кратковременный импульс Uv. Этот импульс подводится к входу разрешения записи регистра 1 и по его информационным входам в него засылается номер инструкции {N} в цифровом двоичном коде. Этот же импульс со входа V подводится к элементу задержки 8, в котором задерживается на время засылки номера { N} в регистр 1 и на время переходных процессов в цифровом блоке сравнения 9. С выхода элемента 8 снимается кратковременный импульс Vз. Импульс Vз с выхода элемента 8 подводится к входу запуска ждущего генератора 10 и запускает его. С выхода генератора 10 снимаются импульсы {N}, которые подводятся к счетному входу счетчика 3 и счетчика 4. В случае, если {N}=1, то к моменту засылки в регистр 1 единицы содержимое счетчика 2 уже равно единице. Выходы как регистра 1, так и счетчика 2 замыкаются на входы цифрового блока сравнения 9, и с его выхода снимается сигнал, который подводится к блокировочному входу генератора 10 и блокирует его запуск. Таким образом, в рассматриваемом случае с выходов счетчика 5 снимается G(Y)=1, и с выходов счетчика 4 - Q(Y)=1, что соответствует данным в приведенной выше таблице. В случае, когда {N}>1, генератор 10 запускается импульсом Uз и с его выхода снимается импульс UG. Под воздействием этих импульсов содержимое счетчика 3 и 4 увеличивается. Выходы счетчика 3 подключены к входам первого 11 элемента И, а выходы счетчика 4 - к входам второго 12 элемента И. Когда содержимое счетчика 3 становится равным 171 (10101011), с выхода элемента И 11 снимается импульс U11, который подводится к первому входу элемента ИЛИ 6, проходит через него и устанавливает счетчик 3 в "1". Импульс U11 подводится к счетному входу счетчика 2 и увеличивает его содержимое на единицу. В результате при {N}=2 G(Y)=1, а Q(Y)=171, что соответствует данным в приведенной выше таблице. При {N}>2 работа генератора 10 продолжается, и после каждого 171 импульса UG содержимое счетчика 2 увеличивается, а счетчик 3 устанавливается в "1". Когда содержимое счетчика 4 становится равным 2041 с выхода элемента И 12 снимается кратковременный импульс, который подводится к первому входу элемента ИЛИ 7, проходит через него и устанавливает счетчик 4 в "1". Импульс с выхода элемента И 12 подводится ко второму (счетному) входу счетчика 5, увеличивая его содержимое на единицу. Таким образом, при {N}=13 G(Y)=2, а Q(Y)=1. Далее легко вычислить, что при 1

Формула изобретения
ФОРМИРОВАТЕЛЬ АДРЕСА, содержащий регистр, два элемента И и элемент задержки, отличающийся тем, что, с целью упрощения, он содержит четыре счетчика, ждущий генератор, два элемента ИЛИ и блок сравнения, причем первая группа входов блока сравнения подключена к выходам регистра, а вторая группа входов блока сравнения подключена к выходам первого счетчика, установочный вход которого подключен к установочному входу регистра, к первым входам первого и второго элементов ИЛИ, установочному входу второго счетчика и к установочному входу формирователя, вход запуска которого подключен к входу элемента задержки, выход которого подключен к входу запуска ждущего генератора и входу разрешения записи регистра, информационные входы которого соединены с информационными входами формирователя, выход блока сравнения подключен к блокировочному входу ждущего генератора, выход которого подключен к счетным входам третьего и четвертого счетчиков, выходы четвертого счетчика являются выходами первой группы формирователя и соединены с входами первого элемента И, выходы которого подключены к первому входу второго элемента ИЛИ и к счетному входу второго счетчика, выходы которого являются выходами второй группы формирователя, выход второго элемента ИЛИ подключен к установочному входу четвертого счетчика, выход первого элемента ИЛИ соединен с установочным входом третьего счетчика, выходы которого соединены с входами второго элемента И, выход которого подключен к счетному входу первого счетчика и к первому входу первого элемента ИЛИ.РИСУНКИ
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4
Похожие патенты:
Устройство для преобразования кодов // 2022468
Изобретение относится к вычислительной технике и может быть использовано в автоматических и вычислительных устройствах для осуществления преобразования прямого кода в обратный и дополнительный, для осуществления операции прямого и обратного счета при подсчете предметов, а также для осуществления реверсивного счета импульсов, поступающих по раздельным входам суммирования и вычитания
Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных машинах для построения преобразователей больших потоков двоично-десятичной и двоичной информации
Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей кодов
Преобразователь кодов // 2012135
Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении цифровых вычислительных машин и устройств дискретной автоматики
Преобразователь кодов // 2007031
Изобретение относится к вычислительной технике и может быть использовано в автоматических и вычислительных устройствах для преобразования хранимого кода в обратный или дополнительный, для выполнения операций прямого и обратного счета в стандартном и нестандартном двоичном коде, а также для формирования прямой и обратной последовательностей кодовых комбинаций кода Грея
Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения различных устройств переработки дискретной информации
Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения различных устройств переработки дискретной информации
Изобретение относится к автоматике и вычислительной технике
Изобретение относится к вычислительной технике, может найти применение в системах хранения и передачи информации и может быть использовано для преобразования двоичного кода в непозиционный (р,к)- код Фибоначчи
Изобретение относится к технике отображения цифровой информации
Изобретение относится к технике преобразования цифровых величин в аналоговые и может быть использовано в цифроаналоговых преобразователях, в том числе и со значительным уровнем выходной мощности
Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах отображения цифровой информации
Способ декодирования манчестерского сигнала // 2493650
Настоящее изобретение относится к технике цифровой обработки сигналов и предназначено для декодирования сигналов, закодированных в коде Манчестер-II. Способ декодирования манчестерского сигнала включает выборку входного манчестерского сигнала с известной частотой передачи на тактовой частоте выборки, не превышающей 3-кратную частоту передачи, на которой осуществляется дополнительно выборка входного манчестерского сигнала в середине такта выборки, а декодирование осуществляется по полученной последовательности логических сигналов, соответствующих уровню входного манчестерского сигнала в начале и середине такта выборки, с помощью конечного автомата, который выдает декодированные данные и сигнал готовности данных, а также дополнительно выдает сигналы "пауза" и "ошибка данных", причем сигнал "пауза" выдается в конце передачи пакета данных, сбрасывается - в начале, сигнал "ошибка данных" выдается, если конечный автомат не смог однозначно декодировать данные. Технический результат - декодирование манчестерского сигнала на частоте работы декодера, не превышающей трехкратную частоту передачи, а также распознавание начала передачи пакета данных и пауз между ними, при джиггере входного сигнала, достигающем ±0.16(6) периода передачи данных. 4 ил.