Преобразователь двоичного кода в избыточный двоичный код

 

Изобретение относится к вычислительной технике и может использоваться в вычислительных системах, работающих в избыточной двоичной системе счисления. Преобразователь формирует последовательный избыточный двоичный код с цифрами 1,0 и -1 из последовательного прямого и дополнительного двоичного кода, начиная со знакового разряда, что повышает его информативность . Преобразователь содержит триггеры 1,2, демультиплексор 3, элементы И 4-6, элементы ИЛИ 8,7, информационный вход 9, входы 10,11 тактовой, цикловой синхронизации , установочный вход 12, управляющий вход 13, вход 14 маркера и выходы 15,16. 3 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 М 7/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

11

12

13

19 ц2.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4779441/24 (22) 08,01.90 (46) 23.03.92. Бюл. I4 11 (71) Н ауч но-исследовател ьский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им, В,Д. Калмыкова (72) В.А.Телековец (53) 621.394.67(088.8) (56) Папернов А.А. Логические основы цифровой вычислительной техники, — М.: Советское радио, 1972, с. 154, рис. 9,10.

Авторское свидетельство СССР

hL 1496005, кл. Н 03 М 7/00, 1987. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ИЗБЫТОЧНЫЙ ДВОИЧНЫЙ КОД,„, Ц ы 1721828 Al (57) Изобретение относится к вычислительной технике и может использоваться в вычислительных системах, работающих в . избыточной двоичной системе счисления.

Преобразователь формирует последовательный избыточный двоичный код с цифрами 1,0 и -1 из последовательного прямого и дополнительного двоичного кода, начиная со знакового разряда, что повышает его информативность, Преобразователь содержит триггеры 1,2, демультиплексор 3. элементы

И 4-6, элементы ИЛИ 8,7, информационный . вход 9, входы 10,11 тактовой, цикловой синхронизации, установочный вход 12, управляющий вход 13, вход 14 маркера и выходы

15,16. 3 ил., 1 табл, 1721828 a>an+ М а =<

: а ао+М при V=1; при V=O, Изобретение относится к вычислительной технике и может использоваться в вычислительных системах, работающих в избыточной двоичной системе счисления.

Целью изобретения является повышение информативности преобразователя.

На фиг,1 представлена функциональная схема преобразователя; на фиг.2 — функциональная схема демультиплексора; на фиг.3 — временные диаграммы сигналов, поясняющие работу преобразователя.

Преобразователь (фиг.1) содержит первый 1 и второй 2 триггеры, демультиплексор

3, первый — третий элементы И 4 — 6, первый

7 и второй 8 элементы ИЛИ, информацион ный вход 9; входы 10 и 11 тактовой, циклоsoA синхронизации, установочный вход 12, управляющий вход 13, вход 14 маркера, первый 15 и второй 16 выходы.

Демультиплексор 3 (фиг.2) выполнен на элементах НЕ 17 и 18 и элементах ИЛИ вЂ” И—

НЕ 19 и 20.

Преобразователь работает в двух режимах, которые определяются видом представления двоичного кода (прямой и дополнительный). При преобразовании дополнительного двоичного кода на управляющий вход 13 подается нулевой потенциал (V = О), знак числа с выхода триггера 2 выдается на второй выход демультиплексора 3 (фиг.2) и далее на второй вход элемента И 6.

При преобразовании двоичного кода на управляющий вход 13 подается единичный потенциал (V = 1), знак числа выдается на первый выход демультиплексора 3 и далее на второй вход элемента И 5.

Код числа А подается на вход 9 преобразователя последовательным двоичным кодом, начиная со знакового а разряда.В каждом цикле преобразования инверсное значение знака числа с инверсного выхода триггера 1 записывается в триггер 2 по импульсу, который подается на тактовый вход триггера 2 с входа 11 цикловой синхронизации преобразователя.

Алгоритм преобразования двоичного кода числа А в избыточный двоичный код имеет вид

ai =ai аo+М; где ai — текущий разряд числа А;

M — маркер (начало слова).

В избыточном двоичном коде маркер (комбинация 11) выполняет роль метки начала слова, которая служит для сброса предыдущего состояния триггеров и регистров

55 арифметических устройств, работающих в избыточной двоичной системе счисления, На первом выходе 15 преобразователя (а+) единичный потенциал избыточного двоичного числа соответствует цифре

"1", а на втором выходе 16 (а ) — цифре "1" (00 = О, 10 =+1, 01 = -1, 11 = маркер), С приходом единичного потенциала на установочный вход 12 преобразователя триггер 1 устанавливается в нулевое состояние, триггер 2 — в единичное состояние, на выходы 15 и 16 преобразователя выдаются нулевые значения избыточного кода.

Сигнал М выдается на оба выхода 15 и

16 преобразователя одновременно (вместо знакового разряда). На выход 15 он выдается через элемент ИЛИ 7, а на выход 16— через элемент ИЛИ 8, прохождение которого с одного из выходов триггера 1 через элемент И 5 или 6 разрешается единичным потенциалом с выходов элементов ИЛИ-ИНЕ 19 и 20 при наличии маркера на входе элемента НЕ 18.

Знак числа с выхода триггера 2 проходит на первый выход демультиплексора 3 (выход элемента ИЛИ вЂ” И вЂ” НЕ 19 при V = 1, а на второй выход демультиплексора 3 (выход элемента ИЛИ вЂ” И-НЕ 20 при V= О. Сигнал M проходит на выходы демультиплексора 3 при М =1.

Примеры преобразования двоичных чисел приведены в таблице.

Таким образом, преобразователь формирует последовательный избыточный двоичный код с цифрами 1 О и -1 из последовательного прямого или дополнительного двоичного кода, начиная со знакового разряда.

Формула изобретения

Преобразовательдвоичного кода в избыточный двоичный код, содержащий первый, второй триггеры, информационный и тактовый входы первого триггера являются соответственно информационным входом и входом тактовой синхронизации преобразователя, прямой выход первого триггера соединен с первыми входами первого и второго элементов И, выходы которых соединены с первыми входами соответственно первого и второго элементов ИЛИ, выходы которых являются соответственно первым и вторым выходами преобразователя, второй вход первого элемента ИЛИ является входом маркера преобразователя, выход второго триггера соединен с вторым входом первого элемента И, отличающийся тем, что, с целью повышения информативности преобразователя, в него введены третий элемент И и демультиплексор, адресный вход которого является управляющим входом

1721828

25 преобразователя, информационный и управляющий входы демультиплексора подключены соответственно к выходу второго триггера и входу маркера преобразователя, инверсный выход первого триггера соединен с первым входом третьего элемента И и информационным входом второго триггера, тактовый вход которого является входом цикловой синхронизации преобразователя, вход установки в "0" первого триггера объединен с входом установки в "1" второготриггера и является установочным входом преобразователя, первый и второй выходы

5 демультиплексора соединены с вторыми входами соответственно второго и третьего элементов И, выход третьего элемента И соединен с вторым входом второго элемента ИЛИ.

1721828 г<БХЕХЖ)С:: ЗЯЖЕМВС

Составитель М. Никуленков

Редактор Н. Бобкова Техред М.Моргентал Корректор М. Кучерявая

Заказ 965 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101