Сумматор-умножитель по модулю три

 

Изобретение относится к вычислительной технике и может быть использовано в системах и устройствах, функционирующих в системе остаточных классов. Цель изобретения - сокращение аппаратурных затрат. Сумматор-умножитель по модулю три содержит элементы ИЛИ 3, 5, 6, 10, 22, 23, И 13 - 17, 20, 21 и ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 7, 18, 19 с соответствующими связями. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/49,7/72

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4748778/24 (22) 07.08.89 (46) 30.07.91. Бюл. М 28 (71) Научно-производственное объединение "Марс" (72) О.П. Орлов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

М 1173409, кл, G 06 F 7/72, 1983.

Авторское свидетельство СССР

М 1441395, кл. G 06 F 7/72, 1987.

„„5U, Ä 1667054 A1 (54) СУММАТОР-УМНОЖИТЕЛЬ ПО МОДУЛЮ ТРИ (57) Изобретение относится к вычислительной технике и может быть использовано в системах и устройствах, функционирующих в системе остаточных классов. Цель изобретения — сокращение аппаратурных затрат, Сумматор — умножитель по модулю три содержит элементы ИЛИ 3, 5, 6, 10, 22, 23, И

13-17, 20, 21 и ИСКЛЮ4АЮЩЕЕ ИЛИ 4, 7, 18, 19 с соответствующими связями, 1 ил. (0

О (л

4ь

1667054

Изобретение относится к области вычислительной техники и можетбыть использовано в системе и устройствах, функционирующих в системах остаточных классов (СОК), Цель изобретения — сокращение àïïàратурных затрат.

На чертеже представлена схема сумматора — умножителя по модулю три, Сумматор — умножитель содержит вход 1 старшего разряда первого операнда, вход 2 старшего разряда второго операнда, элемент ИЛИ 3, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 4, элементы ИЛИ 5, 6, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, вход 8 младшего разряда первого операнда, вход 9 младшего разряда второго операнда, элемент ИЛИ 10, вход 11 задания режима сложения, вход 12 задания режима умножения, элементы И

13 — 17, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 18, 19, элементы И 20 — 21, элементы ИЛИ 22-23, выходы 24, 25 старшего и младшего разрядов результата.

Сумматор — умножитель по модулю три работает следующим образом.

На входы 1, 2 сумматора — умножителя поступают значения а2, b2 старших разрядов входных операндов А =- (а2, а1), В = (b2, b1), а на входы 8, 9 — значения а1, Ь1 младших разрядов.

Алгоритм образования двухразрядного у2, у1 выходного кода (результата операции) для операции. сложения и умножения задан таблицей.

Совокупность элементов ИЛИ 3, И 13 (ИЛИ 10, И 15) на входе элемента И 13 (15) формирует сигнал наличия хотя Ьы одной единицы в старших (младших) разрядах операндов суммирования.

Элементы ИЛИ 5, 6, И 14 формируют сигнал о наличии в точности двух единиц во входном коде (а2, Ь2, а1, bi). Этот сигнал через элемент И 16 поступает на один из двух входов элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 18 (19). на второй вход которого поступает сигнал с выхода элемента И 13 (15).

Таким образом, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 18(19) формируется значение старшего (младшего) разряда суммы по модулю три входных операндов.

Одновремен ное наличие сигналов уровня "1" на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 (7) и И 14 формирует значащий старший (младший) разряд модульного и роизведения на выходе элемента И 20 (21). В итоге на выходах элементов ИЛИ 22, 23 формируется результат заданной модульной операции.

Формула изобретения

Сумматор — умножитель по модулю три, содержащий первый и второй элементы ИС5

КЛЮЧАЮЩЕЕ ИЛИ, первый и второй элементы ИЛИ и семь элементов И, причем входы старших разрядов первого и второго операндов сумматора — умножителя соединены с соответствующими входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вход младшего разряда первого операнда сумматора — умножителя соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, выходы первого и второго элементов

ИЛИ являются выходами соответственно старшего и младшего разрядов результата сумматора-умножителя, первые входы пе рвого и вторбго элементов ИЛИ соединены с выходами соответственно первого и второго элементов И, выход третьего элемента И соединен с первыми входами четвертого и пятого элементов И, вторые входы которых соединены соответственно с входом задания режима сложения и входом задания режима умножения сумматора — умножителя, первые входы шестого и седьмого элементов И соединены с входом задания режима сложения сумматора — умножителя, о т л и ч аю шийся тем, что, с целью сокращения аппаратурных затрат, сумматор-умножитель содержит третий и четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и элементы ИЛИ с третьего по шестой, причем входы младших разрядов первого и второго операндов сумматора — умножителя соединены с первыми входами соответственно третьего и четвертого элементов ИЛИ и с входами пятого элемента ИЛИ, вход старшего разряда первого операнда сумматора — умножителя соединен с первым входом шестого и с вторым входом третьего элементов ИЛИ, вход старшего разряда второго операнда сумматора умножителя соединен с вторыми входами четвертого и шестого элементов ИЛИ и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первого и второго элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми входами соответствующих элементов И, вторые входы которых подключены к выходу пятого элемента И, входы третьего элемента

И соединены с выходами третьего и четвертого элементов ИЛИ, выходы шестого и пятого элементов ИЛИ соединены с вторыми входами соответственно шестого и седьмого элементов И, выходы которых соединены с первыми входами соответственно третьего и четвертого элементов ИСКЛЮЧАЮЩЕ Е ИЛИ, вторые входы которых соединены с выходом четвертого элемента

И, а выходы. соединены с вторыми входами соответственно первого и второго элементов ИЛИ, 1667054 составитель В.Березкин

Техред М.Моргентал Корректор О Кравцова

Редактор О.Спесивых

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Заказ 2524 Тираж 397 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5