Сумматор логарифмических кодов

 

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин. Целью изобретения является упрощение сумматора. Сумматор содержит элемент И 2, элемент ИЛИ - НЕ 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, первый и второй блоки 5 и 10 вычитания, первый и второй мультиплексоры 6 и 7, блок 11 сложения, блок 12 элементов И - ИЛИ, первый и второй блоки 13 и 14 постоянной памяти со связями. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s1)s G 06 F 7/49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4741644/24 (22) 27,09.89 (46) 30.07.91. Бюл. М 28 (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) В.Е. Золотовский и P.Â. Коробков (53) 681.325.5 (088.8) (56) Авторское свидетельство СССР

М 1365077, кл. G 06 F 7/49, 1986.

Авторское свидетельство СССР

Рв 1168921, кл. 6 06 F 1/02, 1984. (54) СУММАТОР ЛОГАРИФМИЧЕСКИХ КОДОВ

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах приобработке радиолокационных сигналов, решении задач распознавания.

Целью изобретения является упрощение сумматора.

ka чертеже представлена схема сумматора логарифмических кодов.

Сумматор содержит вход 1 первого слагаемого сумматора, элемент И 2, элемент

ИЛИ вЂ” HE 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

4, первый блок 5 вычитания, первый и второй мультиплексоры 6 и 7, вход 8 второго слагаемого сумматора, выход 9 знака сумматора, второй блок 10 вычитания, блок 11 сложения, блок 12 элементов И вЂ” ИЛИ, первый и второй блоки 13 и 14 постоянной памяти, выход 15 признака сумматора, выход

16 суммы сумматора, выход 17 переполнения сумматора.

Сумматор логарифмических кодов предназначен для сложения двух чисел с одинаковыми знаками, представленными в логарифмических кодах. Логарифмический

„„ 4.! „„1667053 А1 (57) Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин.

Целью изобретения является упрощение сумматора, Сумматор содержит элемент И

2; элемент ИЛИ вЂ” НЕ 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, первый и второй блоки 5 и 10 вычитания, первый и второй мультиплексоры 6 и 7, блок 11 сложения, блок 12 элементов И-ИЛИ, первый и второй блоки 13 и 14 постоянной памяти со связями. 1 ил. код некоторого числа а1 есть x1 = log2 la11.

Так как 0 :- !а1 I< 1, то О> x1 = -log2a, где 1Г- разрядность числа а<. Логарифмический код х1 имеет следующий формат

sign z k1k2, где в однобитовом поле slgo записывается знак числа а1, в однобитовом поле z записывается код 1, если а1 = О, в поле k1, имеющем (log2a ) разрядов, записывается целая часть

log2 l a1l, е поле k2, имеющем л разрядов,, О записывается дробная часть log2 la11 . При = 15k1=4, k2= 15 è логарифмичвский код (..» х1содержит21 разряд, Знак1одг lal l всегда ) (Л отрицателен и поэтому не записывается. (1

Сумматор работает следующим образом.

Пусть необходимо найти сумму В = a1+ аг.

На входы устройства 1 и 8 приходят логарифмические коды чисел а1 и а2. Необходимо найти логарифмический код суммы В

2lo928 2lo9a1 + 2lo9a2

Выберем max(log a1, f o g a2). П усть

l0ga1 loga2. Тогда

2 о92В 2lo9a1 (1 + 2loQa2 . loQa1 ) =

2Ь9а1(1 + 2 — с ) 1667053

Откуда ! оцгВ = !оцга + !оцг(1 + 2 ).

Признак z1 первого слагаемого поступает на первые входы элементов И 2, ИЛИ-НЕ 3 и

ИСКЛЮЧАЮЩЕЕ ИЛИ 4, Целая и дробная части кода !оц2 а1 I, дополненные знаком, поступают на вход уменьшаемого блока 5 вычитания. Код log2 lag I поступает на первый вход мультиплексора 6 и второй вход мультиплексора 7.

Признак z2 второго слагаемого поступает на вторые входы элементов И 2, ИЛИ вЂ” НЕ

3, ИСКЛЮЧАЮЩЕЕ ИЛИ 4, Целая и дробная части кода !оцг I э2 I дополненные знаком, поступают на вход вычитаемого блока

5 вычитания. Код log2 I a2I поступает на второй вход мультиплексора 6 и на первый вход мультиплексора 7. Знак числа с входа 1 п роходит на выход 9 сумматора.

В блоке 5 вычитания формируется разность 109281 - lo92a2, Если знак разности равен нулю, то !оцга log2a2, и наоборот, !

Поэтому на выходе мультиплексора 6 формируется max (!оцга, log2a2), на выходе мультиплексора 7 mIn (Iogza1, logza2). С выходов мультиплексоров 6 и 7 значения поступают на входы вычитаемого и уменьшаемого блока 10 вычитания, на выходе блока 10 вычитания формируется разность - С, которая содержит k< целых разрядов и кдробных, m старших разрядов (- C!) этой разности поступают на адресные входы блока 13 памяти, Р2 последующих разряда (- Сг) поступают на адресные входы блока 14 памяти.

На первом выходе блока 13 памяти формируется функция

mfn(log2 1а11, log2 la21! max (log2 1а!1, log2 1аг1)

log 2(1+2 1

= !оцг (1+2 — с1)

На втором выходе блока 13 памяти формируется P> — ðàýðÿäíàÿ функция

2 — c> — с!

На выходе блока 14 памяти формирует1 ся величина С2.

1+2 с

На выходе суммы блока 11 сложения формируется величина log2B == !оцга! +

2 — с1

+ log2(1+ 2 ") + сг.Если 21 = 22 = О, 1+2 с1 эта величина через блок 12 элементов ИИЛИ проходит на выход 16, Если один из признаков г1 или z2 равен "1", то в разрядах

k1k2 соответствующего числа записывается минимально возможное число 0000, 00...00

- 1000,00...00 = -16 (при zt = 15), 10

Число, имеющее z 1, окажется большим и через блок 12 элементов И-ИЛИ пройдет на выход 16. Если г1 = z2 = 1, на выходе 15 формируется признак результата

z = 1, На выходе 16 сформируется минимально возможное число.

Признак переполнения разрядной сетки V считывается с инверсного выхода знакового разряда блока 11 сложения и поступает на выход 17. При к = 15 удобно иметь m = 11, Р1 = 5, P2 = 5, разрядность сумматора равной 22. Тогда погрешность сумматора логарифмических кодов не превысит 2

15 Дополнительный положительный эффект изобретения состоит в повышении быстродействия, Формула изобретения

Сумматор логарифмических кодов, со20 держащий элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ,. первый блок вычитания, первый и второй мультиплексоры, блок сложения, первый и второй блоки постоянной памяти, причем выход знака первого. блока

25 вычитания соединен с управляющими входами первого и второго мультиплексоров, выход первого мультиплексора соединен с входом первого слагаемого блока сложения, о т л и ч э ю шийся тем, что, с целью

30 упрощения сумматора, он содержит элемент ИЛИ вЂ” НЕ, второй блок вычитания и блок элементов И вЂ” ИЛИ, причем вход разряда признака входа первого слагаемого сумматора соединен с первыми входами

35 элемента И, элемента ИЛИ-НЕ и элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, вход разряда признака входа второго слагаемого сумматора соединен с вторыми входами элемента И, элемента ИЛИ вЂ” Н Е и элемента ИСКЛ ЮЧА40 ЮЩЕЕ ИЛИ, выход элемента И является выходам признака сумматора, вход разряда знака входа первого слагаемого сумматора является выходом знака сумматора, входы информационных разрядов и вход разряда

45 знака входа первого слагаемого сумматора соединены соответственно с входами разряда входа уменьшаемого первого блока вычитания, входы разрядов входа вычитаемого которого соединены соответственно с вхо50 дами информационных разрядов и входом разряда знака входа второго слагаемого сумматора, входы информационных разрядов входов первого и второго слагаемых сумматора соединены соответственно с вхо55 дами разрядов первого и второго информационных входов первого мультиплексора, второй и первый информационные входы которого соединены соответственно с первым и вторым информационными входами

1667053

Составитель А. Клюев

Редактор О. Спесивых Техред M.Ìîðãåíòàë Корректор О. Кравцова

Заказ 2524 Тираж 396 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 второго мультиплексора, выход которого соединен с входом уменьшаемого второго блока вычитания, вход вычитаемого которого соединен с выходом первого мультиплексора и с первым входом первой группы 5 блока элементов И вЂ” ИЛИ, выход которого является выходом суммы сумматора, выход переполнения которого соединен с инверсным выходом знака блока сложения, выходы старших и младших разрядов выхода 10 второго блока вычитания соединены соответственно с адресным входом первого блока постоянной памяти и с первым адресным входом второго блока постоянной памяти, первый и второй выходы первого блока постоянной памяти соединены соответственно с входом второго слагаемого блока сложения и с вторым адресным входом второго блока постоянной памяти, выход которого соединен с входом третьего слагаемого блока сложения, выход суммы которого соединен с первым входом второй группы блока элементов И вЂ” ИЛИ, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента ИЛИ-НЕ соединены соответственно с вторыми входами первой и второй групп блока элементов И-ИЛИ.