Устройство для контроля оперативной памяти тестом марш с двоично-нарастающим адресным шагом

 

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля БИС ОЗУ, а также блоков ОЗУ. Цель изобретения - упрощение устройства. Устройство содержит генератор 1 синхроимпульсов, первый 2 и второй 3 счетчики, одновибратор 4, дешифратор 5, первый триггер 6, сумматор 7, сумматор 8 по модулю два, регистр 9, второй триггер 10, группу 11 сумматоров по модулю два, блок 12 оперативной памяти, сигнатурный анализатор 13. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (я) 4 G 11 С 29/00

0: Г"М31М -, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4170416/24-24 (22) 30.12.86 (46) 30.12.89. Бюл. В 48 (71) Всесоюзный научно-исследовательский, проектно-конструкторский и технологический институт релестроения (72}В.А. Андрианов и А.В.Гринштейн (53) 681 ° 3 27 . 6 (088 . 8) (56) Электронная промьппленно сть, 1977, Ф 2, с. 20-24.

Микроэлектроника, 1985, т.l4, вып.2, с ° 113, рис.4.

„.80„„ЯЯ2Я78 А1

2 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ ТЕСТОМ МАРШ С ДВОИЧНОНАРАСТАЮЩИМ АД. ЕСНЫМ ШАГОМ (57) Изобретение относится к вычислительной технике и может быть использовано для функционального контроля

БИС ОЗУ, а также блоков ОЗУ. Цель изобретения — упрощение устройства.Устройство содержит генератор 1 синхроимпульсов, первый 2 и второй 3 счетчики, одновибратор 4, дешифратор 5, первый триггер 6, сумматор 7, сумматор 8 по модулю два, регистр 9, второй триггер 10, группу 11 сумматоров по модулю два, блок 12 оперативной памяти, сигнатурный анализатор 13. 1 ил.

1532978 нала с пятого ((и+3)-% разряд) выхода первого счетчика 2 одновибратором 4 формируется короткий импульс длительностью менее одного периода синхросигиала, сбрасывающий регистр 9.

После выполнения основной процедуры теста, состоящей иэ четырех проходов адресов, второй счетчик 3 инкрементируется. Дешифратор 5, управляемый выходами второго счетчика 3, формирует текущее двоично-нарастак щее приращение адресного шага основной процедуры. Сумматор 7 на основании текущего адреса ячейки памяти, хранящегося в регистре 9, заданного приращения адресного шага, определяемого дешифратором 5, и значения переноса, записываемого на второй триггер 10 по переднему фронту сигнала с четвертого выхода (3-й разряд) первого счетчика 2, формирует следующий адрес оперативной памяти 12.

Фиксация вторым триггером 10 возникающего на выходесумматора 7 переноса по переднему фронту сигнала с четвертого выхода (3-й разряд) первого счетчика 2, т.е. еще в процессе формирования следующего адреса, обеспечивает его учет при данном формировании. Запись нового адреса в регистр 9 происходит по заднему фронту сигнала с четвертого выхода (3-й pasряд) первого счетчика 2. На выходах регистр 9 формируется последовательность, соответствующая двоично-нарастающему адресному шагу.

После прохода всех адресов одновибратором Ь, управляемым пятым выходом ((n+3)-й разряд) первого счетчика 2 формируется короткий импульс, осуществляющий сброс регистра 9 в начальное состояние, необходимое для начала формирования следующей последовательности. Группа сумматоров 11 по модулю два, управляемая шестым выходом ((n+5)-й разряд) первого счетчика 2, обеспечивает обратный проход адресов. Прохождение теста с взаимно инверсной информацией обеспечивается подачей на вход данных 3»»z оперативной памяти 12 сигнала с шестого выхода ((и+4)-й разряд) первого счетчика 2.

После прохождения основной тестовой процедуры с максимально возможным шагом, прохождение теста начинается вновь, что обеспечивается сбросом счетчика 3 сигналом с выхода де5S

Изобретение относится к вычислитЕльной технике, в частности к запомннающим устройствам, и может быть использовано для функционального контроля как отдельных больших интегральных микросхем оперативных sanoминающих устройств (БИС. ОЗУ), так и массивов ОЗУ, построенных на их основе. 10

Цель изобретения — упрощение. устройства.

На чертеже представлена схема предлагаемого устройства.

Устройство содержит генетатор 1 синхроимпульсов, первый счетчик 2, в торой счетчик 3, одновибратор 4, дешифратор 5, первый триггер 6, сумматор 7, сумматор 8 по модулю два, регисор 9, второй триггер 10, группу сумматоров 11 по модулю два, оперативиую память 12, сигнатурный анаю1иэатор 13.

Устройство работает следующим образом, 25

Импульсы с генератора 1 .синхро,:мпульсов обеспечивают работу первого счетчика 2 в режиме непрерывного пересчета. Смена информации на адресных входах оперативной памяти происходит 30

Iо заднему фронту сигналов с четвертого выхода (3-й разряд) первого счетчика 2 (определяется сменой инфорМации на выходах Од ... О»» » регистра ). Таким образом, обращение к каж цому адресу составляет 16 тактов, синхросигнала генератора 1 синхро импульсов . В течение и рвых четырех ,тактов по каждому адресу осуществляется операция "Чтение фоновой информации", в течение следующих восьми тактов последовательно осуществляются две операции записи, инверсной по отношению к фоновой информации по данному адресу, в последних 45 четырех тактах .осуществляется повторйая операция "Чтение по данному адресу . Требуемая последовательность выполнения операций Чтение" и За" пись" обеспечивается сумматрором 8 по модулю два.Внутрь каждой четырехтактной операции Чтение кпи Запись вложен двухтактный сигнал Разрешение выборки" (обеспечивается первым триггером Ь), который принимает активнь»й уровень при неизменных других сигналах, поданных на блок оперативной памяти 12. В начале каждого прохода адресов по заднему фронту сигСоставитель 10.Сычев

Редактор А. Маковская Техред К.Дидык Корректор Э.Лончакора

Заказ 8105/56 Тираж 558 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям лри ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óærîðîä, ул. Гагарина,101

5 15 шифратора 5. Так как старший выход (M-й разряд} второго счетчика 3 является сигналом Старт-стоп" для сигнатурного анализатора 13, регистрирующего информацию на выходе В текстируемой оперативной памяти 12, то последнее проверяется при всех проходах теста Марш с двончно-нарастающим адресным шагом, при этом регистрация осуществляется по каждому синхроимпульсу генератора 1.

Ввиду произвольной установки оперативной памяти 12 при подаче питания первое прохождение теста может дать недействительный результат.

После первого прохождения теста все узлы устройства устанавливаются в требуемое состояние, поэтому последующие повторения теста (а он циклически повторяется — импульсы с генератора 1 поступают на синхровход первого счетчика 2, что определяет работу первого 2 и второго 3 счетчиков в режиме непрерывного пересчета) дадут действительную сигнатуру, соответствующую исправной нли неисправной оперативной памяти 12. По этой: причине введение блоков и це а для начальной установки оперативной памяти 12, первого триггера б, второго триггера 10, регистра 9 и сигнатурного анализатора 13 привело бы к усложнению устройства.

Формула изобретения

Устройство для контроля оперативной памяти тестом Марш с двоичнонарастающим адресным шагом, содержащее генератор синхроимпульсов, вы ход которого соединен с входами синхронизации первого счетчика и сигнатурного анализатора, первый триггер, вход синхронизации и информационный входы которого соединены с первым и вторым выходами первого счетчика со32978 б ответственно, выход первого триггера является выходом разрешения выборки устройства, сумматор по модулю два, первый и второй входы которого

5 соединены. с третьим и четвертым выходами первого счетчика соответственно, выход сумматора по модулю два является выходом "Запись-чтение устройства, шестой выход первого счетчика является информационным выходом устройства, седьмой выход первого счетчика соединен с входом синхронизации второго счетчика и входами второй группы сумматоров по модулю два, выходы которых являются адресными выходами устройства, выходы второго счетчика соединены с входами дешифратора, выходы старших разрядов кото20 рого соединены с входом начальной установки второго счетчика, выход старшего разряда которого соединен с

tt I: входом Старт-стоп сигнатурного ана" лизатора, информационный вход кото25 рого является информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит одновибратор, сумматор, второй триггер и регистр, вход одновибратора соединен с пятым выходом первого счетчика, выход одновибратора соединен с входом начальной установки регистра, выходы дешифратора соединены с входами второй группы сумматора, выходы регистра соединены с входами первой группы сумматора и входами первой группы сумматоров по модулю два, выходы сумматора соединены с информационными

40 входами регистра, выход переноса сумматора соединен с информационным входом второго триггера, выход которого соединен с входом переноса сумматора, входы синхронизации регистра н второго триггера соединены с четвертым выходом первого счетчика.