Запоминающее устройство с сохранением информации при отключении питания

 

Изобретение относится к системе защиты информации, хранящейся в энергонезависимой памяти, и может быть использовано в вычислительной технике, в микропроцессорных системах. Суть изобретения заключается в предотвращении потери обрабатываемой информации блоком 2 управления, выполненном на микропроцессоре, при переключении на резервный источник 7 питания и исключении тем самым сбойных ситуаций в микропроцессорной системе при перерывах питания основного источника 6 питания. Устройство содержит блок 1 памяти, блок управления 2, ключ 4, переключатель 9 и дополнительный переключатель 10, двухканальный интегрирующий блок 8, компаратор 26, селекторы переднего 18 и заднего 11 фронтов, триггеры прерывания 13 и запрета записи 21, элементы ИЛИ 16, 22. При снижении питающего напряжения основного источника 6 устройство подключает к резервному источнику 7 не только блок памяти 1, но и блок управления 2 на время обработки прерывания, после чего он отключается от резервного источника 6. Это позволяет исключить сбойные ситуации при перерывах питания. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (l9) ИИ

03 А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

3 °

ГОСУДАРСТВЕННЫЙ HOMHTET

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬГГИЯМ

ПРИ ГКНТ СССР (21) 4320079/24-24 (22) 26.10.87 (46) 30.11.89. Бюл. М 44 (72) Ю,А. Трофимов и К.Е. Привалов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 1363222, кл. G 06 F 12/16, G 11 С 29/00, 1986.

Авторское свидетельство СССР

У 1259342, кл. G 11 С 29/00, 1985. 50 1 G 06 F 12/16, С 11 С 29!00

2 (54 ) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С СОХРАНЕНИЕМ ИНФОРМАЦИИ ПРИ ОТКЛЮЧЕНИИ ПИ-

ТАНИЯ (57) Изобретение относится к системе з ащиты информации, хранящейся в энергонезависииой памяти, и может быть использовано в вычислительной технике в микропроцессорных системах, Суть изобретения заключаетея в предотвращении потери обрабатываемой

1525703 и заднего 11 фронтов, триггеры прерывания 13 и запрета записи 21, элементы ИЛИ 16, 22. При снижении пи5 тающего напряжения основного источника б устройство подключает к резервному .источнику 7 не только блок 1 памяти, но и блок 2 управления на время обработки прерывания, после чего он отключается от резервного источника б. Зто позволяет исключить сбойИзобретение относится к системе защиты информации, хранящейся в энер-! гонезависимой памяти, и может быть . использовано в вычислительной технике, технике связи, контрольно-измерительной технике в микропроцессорных системах, требующих сохранения информации при отключении основного источника питающего напряжения,, Цель изобретения — повышение на,дежности устройства за счет исключения потерь информации при переключе-.

30 нии на резервное питание, На фиг.l приведена функциональная схема устройства, на фиг.2 — временные диаграммы его работы.

Устройство содержит (фиг,!) блок

1 памяти, блок 2 управления, выпол, 35, ненный на микропроцессоре, выход 3

"Запись-чтение", ключ 4, вход 5 За пись"чтение, основной 6 и резервныи

7 источники питания, двухканальныи

40 интегрирующий блок 8, переключатель

9 дополнительный переключатель 10, В селектор ll заднего фронта, вход 12 установки триггера 13 прерывания, упр авляющий вход 14, вход 15 прерыва45 ния, элемент ИЛИ 16,.управляющий вход 17, селектор 18 переднего фронта входы 19 и 20 сброса, триггер

Э

21 запрета записи, элемент ИЛИ 22, вход 23 сброса, дешифратор 24, управляющий вход 25, компаратор 26 и в хо- 50 ды 27 и 28.

Устройство работает следующим образом..информации блоком 2 управления, вы полненным на микропроцессоре, при переключении на резервный источник

7 питания и исключении тем самым сбойных ситуаций в микропроцессорной системе при перерывах питания основного источника 6 питания. Устройство содержит блок 1 памяти, блок 2 управления, ключ 4, переключатель 9 и дополнительный переключатель 10, двух,канальный интегрирующий блок 8, ком паратор 26, селекторы переднего 18

В исходном состоянии, когда основ55 ной источник б выключен, блок 1 подключен к резервному источнику 7 через переключатель 9. ные ситуации при перерывах питания, 2 ил.

Триггер 13 прерывания выключен, триггер 21 з апр ета з аписи включен и сигнал с его выхода выключает ключ

4, запрещая запись информации в блок

1. Кроме того, сигнал с выхода триггера 21 через элемент ИЛИ 16 поступает на управляющий вход 17 переключателя 9, подключая резервный источник 7 к блоку 1, ключу. 4, триггерам 13 и

21 и элементам ИЛИ 16 и 22.

При повышении напряжения питания основного источника 6 (фиг.2) в определенный момент (порог срабатывания U„, çàäàåòñÿ напряжением резервного источника 7) срабатывает компаратор 26 и по переднему фронту сигнала (перепад из "0" в "1") срабатывает селектор 18. Сигнал с селектора

18 выключает триггер 13 прерывания, триггер 21 запрета записи и устанавливает блок 2 в режим сброса, При выключении триггера 21 запрета записи включается ключ .4, разрешая запись в блок 1 по сигналам блока 2, и через элемент ИЛИ 16 переключается переключатель 9, подсоединяя входы источника питания блока 1, ключа 4, триггеров 13 и 21, элементов ИЛИ 16 и 22 к основному источнику 6.

При этом устройство, читая соответствующую информацию из блока 1 восстанавливает содержимое рабочих регистров блока 2 (обрабатываемую ранее информацию), анализируя, бып ли факт выключения основного источника б, и, руководствуясь этим, соо г" ветствующим образом, подготавливается к работе с блоком 1.

В рабочем состоянии устройство находится до тех пор, пока напряже5 15257 ние на выходе блока 8 не уменьшается ниже заданного порога. В этом случае выключается компаратор 26, по заднему фронту сигнала с выхода которого (переход из "1" в "0") срабатывает селектор 11, сигнал с которого включает триггер 13 прерывания, Сигнал с выхода триггера 13 прерывания, поступая на вход 14 дополнительноro переключателя 10, подключает входы источника питания дешифратора 24 и блока 2 к резервному источнику 7 (переключает дополнительный переключатель 10 — это дает возможность работать блоку 2 и дешифратору 24 при напряжении питания ниже минимального значения по ТУ на эти микросхемы), поступая на вход 15 прерывания, переводит блок 2 в режим 20 прерывания, поступая через элемент

ИЛИ 16 на управляющий вход 17 переключателя 9, подключает вход источника питания блока 1 к выходу резервного источника 7. Блок 2 осуществляет обработку программы прерывания, заносит обрабатываемую информацию из рабочих регистров блока 2, а также информацию о факте выключения основного источника 6 в блок 1 и в конце программ обработки прерывания формирует на соответствующих выходах (например, адресных и управляющих} команду, включающую дешифратор 24. Сигнал с выхода дешифратора 24, поступая через элемент ИЛИ 22, выключает

35 триггер 13 прерывания и включаеттриггер 21 запрета записи. При этом входы источника питания дешифратора

24 и блока. 2 подключаются к выходу 40 основного источника 6, блок 1 остается подключенным к выходу резервного источника 7 (за счет сигнала с выхо-. да триггера запрета 21 записи, пос. тупающего через элемент ИЛИ 16), а 4 ключ 4 выключается, запрещая дальнейшую запись информации в блок

Двухканальный интегрирующий блок

8 сглаживает кратковременные импульсные изменения напряжения основного источника 6, которые могут вызвать без необходимости переход блока 2 к обработке прерывания.

Таким образом, в рабочем режиме все блоки и элементы устройства подключены к основному источнику 6.

При уменьшении напряжения этого источника ниже заданного порога происходит подключение блока 1, ключа

03 6

4, триггеров 13 и 21, элементов ИЛИ

16 и 22, дешифратора 24 и блока 2 к резервному источнику 7, обработка режима прерывания блоком 2 и no его сигналу (с помощью дешифратора 24) выключение ключа 4, отключение бло-. ка 2 и дешифратора 24 от резервного источника 7 и подключение к основному источнику 6, а блок 1, ключ 4, триггеры 13 и 21 и элементы ИЛИ 16 и 22 остаются подключенными к резерв- . ному источнику 7.

В этом состоянии информация хранится в блоке 1 до включения основного источника 6. Это позволяет обеспечить блок 2 и дешифратор 24 питанием от резервного источника 7 на время обработки прерывания, программное отключение блока 2 и дешифратора 24 от резервного источника 7, отключение шины записи от блока 1, что повышает надежность работы микропроцессорной системы и позволяет сохранить необходимую информацию в блоке 1, Формул а изобретения

Запоминающее устройство с сохранением информации при отключении питания, содержащее блок памяти, блок управления, триггер запрета записи, ключ, два элемента ИЛИ и нереклн3-

"чатель, первый и второй информационные входы которого являются входами основного и резервного источников питания устройства соответственно, выход переключателя подключен к входам источника питания блока памяти и ключа, выход триггера запрета записи подключен к управляющему входу ключа, информационный вход и выход которого,подключены к выходу 13аписьчтение" блока управления и к входу

"Запись-чтение" блока памяти соответственно, адресно-информационный входвыход которого соединен с одноименным входом-выходом блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства за счет исключения потерь информации при переключении на резервное питание, в него введены двухканальный интегрирующий блок, компаратор, селекторы переднего и заднего фронтов, триггер прерывания, дешифратор и дополнительный переключатель, первый и второй информационные входы

7 1525703 8

Ро лаа и«тонни. ка а . и,„

"л.инл И

ВилаЮ ала«а g иЬр

Un. mIn ды«аУ

«аллара тара 2

Unep

Un.mi n ды«аа селект ра 9 дыкад селект ра rt ди«аУ

mpveee

pr rЦ димУ

mpvezepa Zl

Юы«аУ Ре и/итратара 2Л

ВитаУ алемнnnF Ф

АХ

Составитель А. Ушаков

Техред А.Кравчук

Корректор О, Ципле

Редактор A. Огар

Заказ 7228/45 Тираж 668 Подписное

ВНИИПИ Государственного комитета ло изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101 которого соединены с входами основного и резервного источников питания устройства и с первым и вторым входами двухканального интегрирующего бло ка соответственно, первый и второй выходы которого соединены с первым и вторым входами компаратора, вход источника питания и выход которого соединены с входом основного источ- ., ника питания устройства и с входами селекторов переднего и заднего фронгоа соответственно, выходы которых соединены с входом сброса бпока упавления и с входом установки триггеа прерывания соответственно, выход селектора переднего фронта соединен с первым входом первого элемента и с входом сброса триггера запрета записи, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с управляющим входом переключателя, выход триггера прерывания соединен с вторым входом второго элемента ИЛИ, с управляющим входом дополнительного переключателя и с входом прерывания блока управления, адресно-информационный вход-выход которого соединен с входом дешифратора, выход которого соединен с входом установки триггера запрета записи и с вторым входом первого элемента ИЛИ, выход которого соединен с входом сброса триггера прерывания, выход дополнительного переключателя соединен с входами источника питания блока управления и дешифратора, выход переключателя соединен с входами источника питания первого и второго элементов ИЛИ и триггеров прерывания и запрета записи.