Запоминающее устройство

 

Изобретение относится к запоминающим устройствам и может найти применение в цифровых вычислительных машинах, выполненных на функциональных узлах с большой степенью интеграции. Цель изобретения - повышение быстродействия запоминающего устройства. Поставленная цель достигается за счет введения блока исправимости ошибок, который содержит дешифратор 13 кратности ошибок, группу 15 регистров, коммутатор 16, элемент 19 сравнения, первую группу элементов ИЛИ 17, вторую группу элементов ИЛИ 20, элемент 21 задержки, регистр 18, узел 13 памяти контрольных групп. Запоминающее устройство позволяет практически сразу определить исправимость ошибок в считанном слове, а также уменьшить в среднем на 50% время получения достоверной информации при обращении к ячейке накопителя с ошибками, вызванными отказами запоминающих элементов. 1 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) (д1) 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСНОМ,Ф СВИ4ЕТЕЛЬСТВУ (21) 4360556/24-24 (22) 07.01.88 (46) 23.12.89. Бюл. У 47 (71) Научно-исследовательский институт автоматизированных систем планирования и управления в строительстве

Госстроя УССР (72) А.В.Городний, Ф.Ф.Римек, А.М.Кипьменинов и Е.В.Гриша (53) 682.327.66(088.8) (56) Авторское свидетельство СССР

Ф 386319, кл. С 11 С 29/00, 1971.

Авторское свидетельство СССР

Р 964737, кл. G 11 С 29/00, 1982. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к запоминающим устройствам и может найти применение в цифровых вычислительных машинах, выполненных на функциональных

2 узлах с большой степенью интеграции.

Цель изобретения — повышение быстродействия запоминающего устройства.

Поставленная цель достигается за счет введения блока исправимости ошибок, который содержит дешифратор 13 кратности ошибок, группу 15 регистров, коммутатор 16, элемент 19 сравнения, первую группу элементов ИЛИ 17, вторую группу элементов ИЛИ 20, элемент 21 задержки, регистр 18, узел 13 памяти контрольных групп. Запоминающее устройство позволяет практически сразу определить исправимость ошибок в считанном слове, а также уменьшить в среднем на 507 время получения досro<О верной информации при обращении к ячейке накопителя с ошибками, вызванными отказами запоминающих элементов.

1 з.п. ф-лы, 2 ил.

1531175

Изобретение относится к запоминаю— щим устройствам и может «айти применение в цифровых вычислительных маши«ах, выполненных на функциональных уз в 5 лах с большой степенью интеграции, Цель изобретения — повышение быстродействия запоминающего устройства.

На фиг. 1 представлена структурная схема запоминающего устройства, на фиг. 2 — схема блока проверки испранимости ошибок.

Запоминающее устройство содержит блок памяти, состоящий из накопителя

1, адресного 2 и разрядного 3 блоков, 15 регистра 4 адреса, регистры прямого 5 и инверсного 6 кода, блок 7 сравнения, счетчик 8, распределитель 9 «в«справных разрядов, блок 10 кодирования, буферный регистр 11, блок 12 провер-, 2p ки исправимости ошибок (блок местного управления, синхро«изирующий работу всех блоков запоминающего устройства, не показан).

Блок 12 содержит узел 13 памяти 25 контрольных групп, дешифратор 14 кратности ошибок, группу 15 регист— ров, коммутатор 16, первую группу 17 элементов ИЛИ, регистр 18, элемент

19 сравнения, вторую группу элементов 3р

ИЛИ 20, элемент 21 задержки.

Устройство работает следующим образом.

При записи адрес ячейки, в которую необходимо записать информацию, посту 35 пающую в блок 10, подается на вход регистра 4.

В блоке 10 слово кодируется применяемым корректирующим КоооМ и записывается в накопитель 1 через регистр 40

5 по данному адресу.

При считына«ии адрес ячейки, на которую нужно считать информацию, поступает в регистр 4, откуда и передается в блок 2. Слово по данному адре- 45 су считывается из накопителя 1 и через блок 3 поступает в регистр 5 и блок 10, где проверяется с помощью контрольных проверок есть ли ошибка в слове. Если ошибки нет, то слово поступает на выход системы.

В случае, если ошибка иметеся, то слово инвертируется и записывается в накопитель 1 по тому же адресу ,55 и вновь считывается, поступая теперь уже в регистр 6, Далее слово передается с инверсного выхода регистра 6 в блок 10, где снов t проверяется на наличин ошибки. Если ошибки нет, то.

cët но поступает на выход устройства.

Если ошибка имеется, то содержимое регистров 5 и 6 поступают на блок 7 сран«ения. На выходе этоЙ схемы появляются единицы н тех ра,рядах, н которых совпадают содержимое ре гистрон 5 и 6, т ° е. в тех разрядах, в которых происходят отказы. Эти единицы поступают «а счетчик 8, а их расположение передается в распределитель

9. Каждое состояние счетчика 8 через распределитель 9 поступает на счетные нхопы регистра 5, поспе чего преобразованное слово передается в блок

10, где каждый раз проверяется на наличие ошибки. Подобные проверки осуществляются до тех пор, пока блок 10 кодирования не выдает сигнал об отсутствии ошибки, Одновременно с рабогои счетчика

8 по перебору комбинаций информация об отказавших разрядах поступает с блока 7 в блок 12 проверки исправимости ошибки, который определяет будет ли найденная схемой перебора комбинация в позициях отказавших разрядов единственной, удовлетворяющей алгоритму декодирования (т.е. истинной. постоверной информацией после декодирования) или нет ° Это может быть реализовано, например, таким образом. Позиционный ряд считанных разрядов поступает в узел 13 памяти контрольных групп, с помощью которого определяется, какими контрольными группами проверяются отказавшие разряды„ Данная информация фиксируется группой регистров .15, в которой будет задействовано столько регистров, какова кратность ошибки, указанная в дешифраторе 14, а именно в первый из регистров группы 15 записываются те контрольные группы, которые проверяют первый из отказавших разрядов в слоев, во второй регистр — те контрольные группы, которые проверяют второй отказавший разряд слова и т.п. При этом в разряд каждого из регистров группы

15 записываются "1", если соответствующая контрольная группа проверяет этот отказавший разряд. В противном случае

I в соответствующий разряд записывается

"0". По окончании записи содержимое первых двух регистров группы 15 через группу поразрядных элементов ИЛИ 17 поступает на регистр 18. Каждое .последующее слово (третье, четвертое и т.д.) I 5311 75

55 с регистров группы 15 через коммутатор 16 считывается на элемент 19 сравнения, При этом коммутатор 16 поочередно подает на вход лемента 19 содержимое (j-2) регистров группы 15, где 1 — это кратность отказа, опре деленная дешифратором 14 группы (т.е. количество задействованных в данном случае регистров группы 15). На элемент 19 сравнения считывается логическая дизъюнкция одноименных разрядов первого и второго слова (т.е. содержимое рабочего регистра 18) и происходит сравнение с содержимым последующего (первоначально третьего) регистра группы 15. Если очередное слово не равно содержимому рабочего регистра 18, то оно считывается из регистров группы 15 через коммутатор

16, группу элементов ИЛИ 20, элемент

21 задержки и записывается в рабочий регистр 18, после чего оно сравнивается с содержимым четвертого регистра и т.д. Эта последовательность действий повторяется до тех пор, пока не будет либо сосчитан последний регистр группы 15, либо пока не появигся сигнал "Неисправимая ошибка".

В первом случае ошибка путем перебора будет исправимой, т.е. первое слово, которое будет образовано счетчиком 8 и которое не выдает сигнал нНеисправимая ошибка декодирования будет единственным и искомым.

В случае, если элемент 19 сравнения выдает сигнал "Неисправимая ошибка", то это значит, что подобной схемой перебора ошибка однозначно исправлена быть не может, Таким образом, предлагаемое запоминающее устройство позволяет практически сразу определить исправимость ошибок в считанном слове, уменьшить в среднем на 507 время получения достоверной информации при обращении к ячейке накопителя с ошибками, вызванными отказами запоминающих элементов. формула изобретения

1. Запоминающее устройство, содержащее блок памяти, регистры прямого и инверсного кода, блок сравнения, счет— чик, распределитель неисправных разрядов, блок кодирования, буферный регистр, информационные вход и выход которого соединены соответственно с первыми информационными выходом и входом блока кодирования, вторые информационные вход и вь ход которого являются соответственно информационными входом и выходом устройства, а третьи информационные вход и выход соединеHbl соответственно с первыми информационными выходом и входом регистра прямогс кода, втс рые информационные вход и выход которо|о соединены соответственно с информационными выходом и входом блока памяти, адресные входы которого являются адресными входами устройства, вход регистра инверсного кода соединен с информационным выходом блока памяти, а выход соединен с четвертым информационным входом блока кодирования и первым входом блока сравнения, второй вход которого соединен с третьим информационным выходом регистра прчмого кода, первый выход блока сравнения соединен с входом счетчика, выход которого соединен с входом количества неисправных разрядов распределителя неисправных разрядов, вход позиции неисправного разряда которого соединен с вторым выходом блока сравнения, а выход распределителя неисправных разрядов соединен с третьим информационным входом регистра прямого кода, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия устройства, оно содержит блок проверки исправимости ошибок, выход которого соединен с входом управления буферного регистра, а вход соединен с. третьим выходом блока сравнения.

2, Устройство по п. 1, о т л и ч а ю щ е е с я тем, что, блок проверки исправимости ошибок содержит дешифратор кратности ошибок, группу регистров, коммутатор, элемент срав5

10 l 5

40 нения, две группы элементов ИЛИ, элемент задержки, регистр, узел памяти контрольных групп, вход которого соединен с входом дешифратора кратности ошибок и является входом блока проверки исправимости ошибок, выход узла памяти контрольных групп соединен с первым входом управления коммутацией коммутатора и с первым информационным входом группы регистров, второй информационный вход которой соединен с первым информационным выходом дешифратора кратности ошибок, второй информационный выход которого соединен с вторым входом управления ком-, 1531175

Составитель С.Королев

Редактор Г.Волкова Техред Л.Олийнык Корректор М.Шароши

Заказ 7963/54 Тираж 558 Подписное

BHHHIIH Государственного комитета по изобретениям и открытия р ям и и ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Пате нт" r. Ужго од ул. Гагарина, 101

P мутацией коммутатора, выход которого соединен с первым входом элемента сравнения, второй вход которого соединен с выходом регистра, информаци«5 онный вход которого соединен с выходами элементов ИЛИ первой группы, входы которых соединены с соответствующими вторым и третьим выходами группы регистров, выход элемента сравнения является выходом блока Проверки исправимости ощибок и соединен с инверсными входами элементов ИЛИ второй группы, прямые входы которых соединены с выходом регистра, вход управления режимом которого соединен с выходом элемента задержки, вход которого соединен с выходами элементов ИПИ второй группы.