Управляемая линия задержки

 

Изобретение относится к импульсной технике, электронике и вычислительной технике и может быть использовано в различных радиотехнических системах при построении управляемых формирователей и генераторов импульсов, электрически перестраиваемых линий задержки, устройств управления и связи между цифровыми объектами, при разработке схем системы синхронизации БИС/СБИС на КМПД-структурах и в синтезаторах частот. Целью изобретения является расширение частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала. Управляемая линия задержки содержит МДП-транзисторы 1-6, в каждом из К - каскадов задержки 7 - 1...7 - К, входную 8 и выходную 9 шины, шину 10 питания, общую шину 11, вход 12 и выход 13 каскада, шины 14 и 15 управления, блок 16 управления. В предложенном устройстве существенно уменьшены узловые емкости входной шины и выходного каскада, что увеличивает быстродействие устройства. 2 ил.

А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5g 4 Н 03 К 5/13

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4317888/24-21 (22) 19. 10. 87 (46) 30. 11.89. Бюл. N9 44 (72) А. Е. Заболотный, В.А. iBKcHMQB

Я.Я .Петричкович и В.Н.Филатов (53) 62 1.3 1 (088.8) (56) Патент США N9 4330750, кл. Н 03 К 5/159, 328-55, 1982.

Авторское свидетельство СССР

В 1309302, кл. Н 03 К 5/13, 1986. (54) УПРАВЛЯЕМАЯ ЛИНИЯ ЗАДЕРЖКИ (57) Изобретение относится к импульсной технике, электронике и вычислительной технике и может быть использовано в различных радиотехнических системах при построении управляемых формирователей и генераторов импульсов, электрически перестраиваемых линий задержки, устройств уп„„SU 1525 1

2 равления и связи между цифровыми объектами, при разработке схем системы синхронизации БИС/СБИС на КЕПД-структурах и в синтезаторах частот. Целью изобретения является расширение час- тотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала. Управляемая линия задержки содержит МДП-транзисторы 1—

6, в каждом из К-каскадов задержки

7-1...7-К, входную 8 и выходную 9 шины, шину 10 питания, общую шину

11, вход 12 и выход 13 каскада, шины

14 и 15 управления, блок 16 управления. В предложенном устройстве существенно уменьшены узловые емкости входной шины и выходного каскада, что увеличивает быстродействие устройства. 2 ил .

1525881

55

Изобретение относится к импульсной технике, электронике и цифровой вычислительной технике и может быть использовано в различных радиотехнических схемах при построении управляемых формирователей и генераторов импульсов, электрически перестраиваемых линий задержки, в специальных элементах ЗУ, устройств управления и связи между цифровыми объектами, при разработке схем системы синхронизации БИС/СВИС на КИДП-структурах и в синтезаторах частот.

Цель изобретения — расширение частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала.

На фиг. l приведена принципиальная схема управляемой линии задержки на

КМДП-структурах; на фиг.2 — временные диаграммы, иллюстрирующие работу линии.

Управляемая линия задержки (фиг.1) содержит первый 1, второй 2, третий

3, четвертый 4, пятый 5, шестой 6

МДП-транзисторы соответственно р- и п-типа, в каждом иэ К каскадов задержки 7-1 — 7-К, включенных последовательно между входной 8 и выходной 9 нинами. Стоки транзисторов

1 и 5, 3 и 6 {2 и 4, см. каскад 7-К) соединены соответственно с шинами питания 10 и общей 11, а между стоками этих транзисторов включены последовательно транзисторы 2 и 4 (параллельно включенные группы транзисторов одинакового типа: 1 и 5, 3 и 6 ,(см. каскад 7-К), чьи затворы образуют вход 12 каскада, а стоки подключены к выходу 13 каскада (для другого варианта включения транзисторов в каскаде, например, для каскада 7-К, затворы транзисторов 2 и 4 также образуют вход каскада 7-К) . Затворы транзисторов 5 и 6 соответственно соединены с шинами 11 и 10, а затворы транзисторов 1 и 3 подключены соответственно к шинам 14 и 15 управления. В качестве схемы 16 управления линии задержки может быть использован, например обычный инвертор (фиг ° 1) или более сложная комбинационная схема (например дешифратор, регистр и т,п.),в зависимости от необходимой функции управления, диапазона и дискрета регулировки. Шины 14 и 15 управления каскада 7-1 — 7-К могут также объединяться или на них

45 могут быть поданы непрерывные управляющие сигналы, что позволяет испольэовать предлагаемую схему в широком спектре цифровых и аналоговых применений.

Схема управляемой линии задержки работает следующим образом.

Пусть шина 10 питания имеет высокий потенциал (1), а общая шина

11 — низкий (О), тогда транзисторы

5 и 6 каждого каскада 7 всегда остаются открытыми, а проводимость транзисторов 1 и 3 зависит от управляющих потенциалов U> и Ц„к шин l4 и 15 соответственно. В любом случае линия задержки представляет собой последовательно включенную це% почку инверторов, в стоковые цепи транзисторов которых (2 и 4) включены управляемые резисторы, образованные транзисторами 1 и 5, 3 и 6 соответственно.

Пусть, например, затворы транзисторов 1 и 3 соединены с управляющими шинами С/С в четных/нечетных каскадах, т.е. в 7-2, 7-4, 7-К (7-1, 7-3, 7-(К-1) для К-четное. Тогда при

С=О в четных/нечетных каскадах транзисторы 1 и 3 оказываются, соответственно, открытыми/закрытыми и закрытыми/открытыми. Таким образом, в четных/нечетных каскадах проводимость р-канальных формирующих ветвей оказывается выше/ниже (больше/меньше) проводимости и-канальных формирующих ветвей. Поэтому схема осуществляет задержку входного сигнала, поступающего на шину 8. Причем задержка переднего фронта сигнала ю

„оказывается больше задержки заднего фронта сигнала t > „„я (фиг.2б) .

Аналогично при С=1 (фиг.2в) осуществляется задержка сигнала с большей о величиной по переднему фронту t > макс, <о чем по заднему t з ми, Следовательно, для данного конкретного применения схемы (фиг. 1) когда управляющая схема 16 — инвертор, причем С, в четных каскадах

Рк "" С, в нечетных каскадах, дискретный управляющий сигнал позволяет осуществлять независимую регулировку задержки входного сигнала по заднему или переднему фронту. При этом С = О/С = 1 соответствуют ком30

Фиг.2

Составитель А.Пятецкий

Редактор И. Касарда Техред Л. Олийнык Корректор О. Ципле

Заказ 7242/54 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 0/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

152588 бинации задержек (С, С „ „) / о> со

/ макс мин

Таким образом, схема управляемой линии задержки осуществляет задержку входного сигнала без инверсии при

К вЂ” четном и с инверсией при К вЂ” нечетном. Максимальное значение задержки схемы не ограничено.

Сигналы задержки могут также сниматься с К-выходов каскадов задержки, что расширяет возможности применения схемы, например, в качестве прецизионного формирователя сетки . сдвинутых синхросигналов для ком 15 пенсации задержек в межсоединениях

СВИС или в измерительных системах.

В данном устройстве существенно уменьшены узловые емкости входной шины и выходного каскада, что увеличивает 20 быстродействие.

Формула и з о б р е т е н и я

Управляемая линия задержки, содержащая первую и вторую шины питания, 25 входную, выходную и управляющие шины, группу каскадов задержки, состоящих иэ двух МПП-транзисторов первого типа и двух транзисторов второго типа в каждом каскаде, причем тран1 6 эисторы первого типа включены последовательно между первой шиной пита" ния и выходом каскада, транзисторы второго типа включены последовательно между второй шиной питания и выходом каскада, затворы двух транзисторов разного типа образуют вход каскада, а затворы других его транзисторов соединены с соответствующими шинами управления, о т л и ч а ю— щ а я с я тем, что, с целью расширения частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала, в каждом каскаде задержки введены два МДП транзистора разного типа, каждый из которых подключен соответственно параллельно транзистору того же типа проводимости и затвор которого соединен с управляющей шиной, причем затворы введенных МДП-транзисторов подключены соответственно к второй и первой шинам питания, каскады задержки соединены между собой так, что вход последующего каскада задержки подключен к выходу предыдущего, а входная и выходная шины соединены соответственно с входом первого и последнего каскадов задержки.