Цифровая линия задержки и перераспределения сигналов группового тракта

 

Изобретение относится к импульсной технике и может быть использовано в системах передачи цифровой информации. Цель изобретения - расширение области применения - достигается в результате задержки каждого бита информации группового тракта более чем на один такт и перераспределения при задержке последовательности бит информации группового тракта. Для этого в устройство введены дешифраторы 3 и 4 разрядов адреса и элемент ИЛИ 9. Устройство также содержит формирователь 1 тактовых сигналов, формирователь 2 адресных сигналов, делитель 5 на два, запоминающие устройства 6 и 7, входную 8 и выходную 10 шины. Функциональная схема дешифратора разрядов адреса приводится в описании изобретения. Предложенная линия задержки позволяет организовать задержку всей передаваемой информации на число тактов, равное емкости ОЗУ, и перераспределение последовательности бит в порциях информации, равных по емкости ОЗУ. 1 з.п. ф-лы, 2 ил.

СООЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1У1Ь ЛИК

А1

09) Ш> ду 4 Н 03 К 5/13

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПРИ ГКНТ CCOP

ОПИСАНИЕ- ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4340388/24-21 (22) 20.10.87 (46) 07.09.89 Бюл. В 33 (72) Э.А.Шебанова (53) 621. 318(088.8) (56) Авторское свидетельство СССР

М 1221723, кл. Н 03 К 5/13, 1986.

Авторское свидетельство СССР

Ф 1190499, кл. Н 03 К 5/ 13, 1985. (54) ЦИФРОВАЯ ЛИНИЯ ЗАДЕРЖКИ И ПЕРЕРАСПРЕДЕЛЕНИЯ СИГНАЛОВ ГРУППОВОГО

ТРАКТА (57) Изобретение относится к импульсной технике и может быть использовано в системах передачи цифровой информации. Цель изобретения — расширение области применения - достигается в результате задержки каждого бита информации группового тракта более

2 чем на один такт и перераспределения при задержке последовательности бит информации группового тракта. Для этого в устройство введены дешифраторы 3 и 4 разрядов адреса и элемент

ИЛИ 9. Устройство также содержит формирователь 1 тактовых сигналов, формирователь 2 адресных сигналов, делитель 5 на два, запоминающие устройства 6 и 7, входную 8 и выходную 10 шины. Функциональная схема дешифратора разрядов адреса приводится в описании изобретения. Предложенная линия задержки позволяет организовать задержку всей передаваемой информации на число тактов, равное емкости ОЗУ, и перераспределение последовательности бит в порциях информации, равных по емкости ОЗУ. 1 з ° п. ф-лы, 2 ил.

3 150652

Изобретение относится к импульсной технике и может быть использовано в системах передачи цифровой информации.

Цель изобретения — расширение об5 ласти применения за счет обеспечения задержки всех бит информации группового тракта на число трактов, равное емкости ОЗУ, и перераспределения при задержке последовательности б*т информации группового тракта.

На фиг.1 представлена функциональ-. ная схема цифровой линии задержки и перераспределения сигналов группового тракта; на фиг.2 — функциональная схема дешифратора разрядов адреса.

Цифровая линия задержки и перераспределения сигналов группового тракта содержит формирователь 1 такто-! вых сигналов, формирователь 2 адресных сигналов, первый и второй дешифратор 3 и 4 разрядов адреса, делитель на два 5, первое 6 и второе 7 запоминающие устройства, входную шину 8, элемент ИЛИ 9, выходную шину 10.

Дешифратор разрядов адреса содержит 2N 11, N информационных входов 12, первую управляющую шину 13, 2N элементов И 14, вторую управляющую шину 15, N элементов

ИЛИ 16, N выходных шин 17.

Выход формирователя тактовых сигналов 1 соединен со счетным входом формирователя 2 адресных сигналов.

Выходы N-1 младших разрядов формирователя 2 адресных сигналов соединены соответственно с первыми N-1 информационными входами первого дешифратора 3 разрядов адреса и второго.дешиф- 0 ратора 4 разрядов адреса. Выход старшего N-го разряда формирователя 2 адресных сигналов соединен с N-ми информационными входами первого и второго дешифраторов 3 и 4 разрядов адреса и счетным входом делителя 5 на два. Первый выход делителя 5 на два соединен с первым управляющим входом второго дешифратора 4 разрядов адреса, вторым управляющим входом первого дешифратора 3 разрядов адреса и управляющим входом первого запоминающего устройства 6. Второй выход делителя 5 на два соединен с первым управляющим входом первого дешифратора 3 разрядов адреса, вторым управляю- 5 щим входом второго дешифратора 4 разрядов адреса и управляющим входом второго запомицающего устройства 7.

9 4

N-e выходы первого дешифратора 3 разрядов адреса соединены соответственно с N-ми адресными входами заминающего устройства 6. N-e выходы второго дешифратора 4 разрядов адреса соединены соответственно с N-ми адресными входами второго запоминающего устройства 7. Информационный вход перного запоминающего устройства 6 соединен с информационным входом второго запоминающего устройства 7 и с входной шиной 8, Выход второго запоминающего устройства 7 соединен с первым входом элемента ИЛИ 9. Выход первого запоминающего устройства 6 соединен с вторым входом элемента ИЛИ 9. Выход элемента ИЛИ 9 соединен с выходной шиной 10. N-e первые входы элементов И 11 соединены соответственно с N-ми информационными входами 12.

N-е вторые входы элементов И 11 объединены с первой управляющей шиной 13.

N-М-е первые входы первых элементов И 14 соединены соответственно с

N-M-ми информационными входами 12, начиная с М+1-го информационного входа 12 до N-го информационного входа 12. М-е первые входы следующих элементов И 14 соединены соответственно с первыми М-ми информационными входами 12. N-вторые входы элементов И 14 объединены с второй управляющей шиной 15. N-e выходы элементов И 11 соединены соответственно с

N-ми первыми входами элементов

ИХП1 16. N-e выходы элементов И 14 соединены соответственно с N-ми вторыми входами элементов ИЛИ 16. N-e выходы N-х элементов ИЛИ 16 соединены соответственно с N-ми выходными шинами 17.

Формирователь 1 тактовых сигналов выполнен в виде генератора тактовых импульсов.

Формирователь 2 адресных сигналов выполнен в виде двоичного счетчика.

Делитель 5 на два выполнен в виде счетного триггера, прямой выход его назван первым выходом, инверсный выход — вторым выходом.

В качестве запоминающих устройств

6 и 7 использованы типовые элементы оперативной памяти, На информационные входы запоминающих устройств 6 и 7 подаются сигналы группового тракта с тактовой частотой формирователя 1 тактовых сигналов.

5 1506

Сигналы группового тракта синхронизированы относительно тактовой частоты формирователя 1 тактовых сигналов.

Устройство работает следующим образом.

При включении питания в начальный момент времени обнуляются делитель 5 на два и по первому импульсу формиро- 10 вателя 1 тактовой частоты формирователь 2 адресных сигналов (обнуление делителя 5 на два и формирователя 2 адресных сигналов в начальный момент времени на фиг. 1 не показаны).С первого выхода делителя 5 на два на первый управляющий вход второго Лешифратора 4 разрядов адреса, на второй управляющий вход первого дешифрато3 разрядов щий вход первого запоминающего устройства 6 подается логический нуль, устанавливающий запоминающее устройство 6 в режим записи информации и блокирующий организацию в дешифрато- 25 ре 3 разрядов адреса адресов считывания, а в дешифраторе 4 разрядов адреса — адресов записи. С второго выхо-! да делителя 5 на два на первый управляющий вход первого дешифратора 3 разрядов адреса, на второй управляющий вход второго дешифратора 4 разрядов адреса и на управляющий вход второго запоминающего устройства 7 подается логическая единица, устанавли35 вающая второе запоминающее устройство 7 в режим считывания информации и разрешающая формирование в первом дешифраторе 3 разрядов адреса адресов записи, а во втором дешифраторе 4 разрядов адреса адресов считывания.

Информация, поступающая на входную шину 8, записывается в первое запоминающее устройство 6 по 2 адресам, формируемым в формирователе 1 такто45 вых сигналов на каждый импульс с выхода формирователя 1 тактовых сигналов. На выходе второго запоминающего устройства 7, первом входе элемента ИЛИ 9 и выходной шине 10 в течен 50 ние 2 тактов формирователя 1 тактовых сигналов держит логический нуль, считанный по адресам считывания из второго запоминающего устройства 7.

По сбросу логической единицы на выхо55 де N-ro разряда формирователя 2 адресных сигналов делитель 5»а два переводится в единичное состояние.

Теперь с первого выхода делителя 5

529 6 на два на первый управляющий вход второго дешифратора 4 разрядов адреса, на второй управляющий вход первого дешифратора 3 разрядов адреса и управдяющий вход первого запоминающего устройства 6 подается логическая единица, а с второго выхода делителя 5 на два на первый управляющий вход первого дешифратора 3 разрядов адреса, на второй управляющий вход второго дешифратора 4 разрядов адреса и на управляющий вход запоминающего устройства 7 подается логический нуль. Второе запоминающее устройство 7 переводится в режим записи информации, а первое запоминающее устройство 6 переводится в режим считывания информации. На выходах первого дешифратора 3 разрядов адреса организуются адреса считывания информации, а на выходах второго дешифратора 4 разрядов адреса — адреса записи ини формации ° На вторые 2 тактов формирователя 1 тактовых сигналов информация, поступающая на входную шину 8, записывается во второе запоминающее н устройство 7 по 2 адресам, формируемым в формирователе 2 адресных сигналов на выходе первого запоминающего устройства 6, втором входе элемента

ИЛ11 9 и на выходной шине 10 появляются 2" бит информации, считанных с первого запоминающего устройства 6.

Аналогично, на следующие 2 такты формирователя 1 тактовых сигналов на выходной шине 10 появятся 2" бит информации, считанных с второго запоминающего устройства 7 и т.д.

Адреса записи и считывания запоминающих устройств 6 и 7 формируются в дешифраторах 3 и 4 разрядов адреса следующим образом. При поступлении на первый управляющий вход 13 логической единицы, а на второй управляющий вход 15 логического нуля (режим записи информации) на выходах N-x элементов И 14 и на N-x вторых входах элементов ИЛИ 16 появляются логические нули. На выходах N-х элементов И 11 и на первых входах N-x элементов ИЛИ 16 появляются логические уровни соответственно N-x входных информационных шин 12; которые пропускаются на N-е выходные шины 17. (Адрес записи идентичен адресу,формируемому на выходе формирователя 2 адресных сигналов). При поступлении на первый управляющий вход 13 логи1506529 ческого нуля на второй управляющий вход 15 логической единицы (режим считывания информации) на выходах

N-x элементов И 11 и соответственно

5 на М-х первых входах N-x элементов

ИЛИ 16 появляются логические нули.

На выходах первых N-M-x элементов

И 14 и соответственно на N-M-х вторых входах первых N-M элементов ИЛИ

16 и N-M-x первых выходных шинах 17 появляются логические уровни соответственно И-M 12, начиная с И+1-й информационной шины 12 до N-й информационной шины 12, 15 на выходах следующих И-х элементов

И 14, на M-x вторых входах следующих элементов ИЛИ 16 и следующих М-х выходных шинах 17 появляются логические уровни соответственно первых И-х информационных шин 12.

Организуемая в дешифраторах 3 и 4 разрядов адреса адресация записи и считывания обеспечивает запись в запоминающие устройства 6 и 7 информам ции по 2 строчкам и считывание по

2 ™ столбцам. Емкость запоминающих устройств выбирается равной произведем и-м нию 2 на 2 . Например, по групповому тракту на вход цифровой линии за-.. держки и перераспределения сигналов группового тракта последовательно поступают 32 байта информации о 32 каналах, затем опять 32 байта и т.д.Емкость ОЗУ цифровой линии задержки 32 на 8 бит, где 32 или 2 — число стро5 35

1 чек ОЗУ, а 8 или 2 — число столбз цов ОЗУ. Отсюда M 5, N-M=3, N=8 °

Восьмиразрядным счетчиком в качестве формирователя адресных сигналов обес40 печиваются адреса записи в ОЗУ—

А,Ь А А А А А7А и адреса считывания

ОЗУ вЂ” А6А,АВА,АгА,А А, (А, — младший разряд восьмиразрядного счетчика) .

В результате, с задержкой на 2 такВ

45 тов формирователя тактовых сигналов на выходе цифровой линии задержки и перераспределения сигналов группового тракта последовательно появляются 32 первых бита 32 каналов, 32 вторых бита 32 каналов, 32 третьих бита и т.д., 32 восьмых бита, затем опять 32 следующих первых бита 32 каналов и т.д.

Цифровая линия задержки и перераспределения сигналов группового тракта позволяет организовать: задержку всей передаваемой .информации на исло тактов, равное емкости ОЗУ. и перераспределение последовательности бит в порциях информации, равных по емкости ОЗУ.

Формула и з обретения

1 ° Цифровая линия задержки и перераспределения сигналов группового тракта, содержащая первое и второе запоминающие устройства, объединенные информационные входы которых являются входом цифровой линии задержки,делитель на два, первый выход которого соединен с управляющим входом первого запоминающего устройства, а второй выход соединен с управляющим входом второго запоминающего устройства соответственно, формирователь адресных сигналов, выход которого соединен со счетным входом формирователя адресных сигналов, о т л и ч а ю щ ая с я тем, что, с целью расширения области применения в нее введены первый и второй дешифраторы разрядов адреса и элемента ИЛИ, причем выходы N-1 младших разрядов формирователя адресных сигналов соединены соответственно с первыми N-1-ми информационными входами первого и второго дешифраторов разрядов адреса, выход старшего N-го разряда формирователя адресных сигналов соединен с N-ми информационными входаМи первого и второго дешифраторов разрядов адреса и счетным входом делителя на два, первый выход которого соединен с первым управляющим входом второго дешифратора разрядов адреса и вторым управляющим входом первого дешифратора разрядов адреса, N-е выходы которого соединены соответственно с адресными входами первого запоминающего устройства, а второй выход соединен с первым управляющим входом первого дешифратора разрядов адреса и вторым управляющим входом второго дешифратора разрядов адреса, N-e выходы которого соединены соответственно с входами второго запоминающего устройства, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого запоминающего устройства, а выход является выходом цифровой линии задержки.

2. Линия по п.1, о т л и ч а ю— щ а я с я тем, что каждый дешифратор разрядов адреса содержит 2N элемен10

1506529

12

15

12

Составитель И.Поставнина

Техред M.Õoäàíè÷ Корректор Н.Борисова

Редактор С,Патрушева

Заказ 5445/54 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 тов И и N элементов ИЛИ, причем N-e

Первые входы N-x первых элементов И соединены соответственно с N-ми информационными входами, N-e вторые входы N-x первых элементов И объединены с первой управляющей шиной, N-å выходы N-x первых элементов И соединены соответственно с N-ми первыми входами N-x элементов ИЛИ, N-M-e первые входы других элементов И соединены соответственно с N-M-ми информационными входами, начиная с М+1-го информационного входа до N-го информационного входа, последующие М-е первые входы других элементов И соединены с первыми М-ми информационными входами, М-е вторые входы N-x других элементов И объединены с второй управляющей шиной, N-e выходы других N-x элементов И соединены соответственно с N-ми вторыми входами N-x элементов ИЛИ, N-e выходы которых являются N-ми выходами дешифраторов разрядов адреса.