Преобразователь двоичного кода в унитарный код

 

Изобретение относится к автоматике и вычислительной технике. Его использование в системах управления шаговым приводом позволяет повысить достоверность преобразования при изменении веса входных импульсов. Преобразователь содержит блок 2 постоянной памяти, сумматор 4, элементы И 14, 15 и дешифратор 12. Благодаря введению блока 1 оперативной памяти, триггера 3, сумматора 5, блоков 6-10 задержки, блока 11 сравнения, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13 и элемента И-НЕ 16 в преобразователе обеспечивается следящий режим формирования унитарного кода. 1 з.п. ф-лы, 3 ил.

А1

СОК)3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51)4 H 03 М 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИД

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

®1 Л. :;

БйБ!.il(i

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21 ) 4282008/24-24 (22) 13.07.87 (46) 23. 05. 89. Бюл. ¹ 19 (71) Научно-исследовательский физикотехнический институт при Горьковском государственном университете им.. Н. И. Лобачевского (72) Н. Н. Иакаров (53) 681.325(088.8) (56) Приборы и техника эксперимента, 1987, № 4, с. 210-212, Авторское свидетельство СССР

¹ 1124282, кл. 06 Р 5/00, 1983.

Авторское свидетельство СССР № 1208607, кл. Н 03 M 7/04, 1984. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В УНИТАРНЬП1 КОД (57) Изобретение относится к автоматике и вычислительной технике. Его использование в системах управления шаговым приводом позволяет повысить достоверность преобразования при изменении веса входных импульсов. Преобразователь содержит блок 2 постоянной памяти, сумматор 4, элементы И 14, 15 и дешифратор 12. Благодаря введению блока 1 оперативной памяти, триггера 3, сумматора 5, блоков 6-10 задержки, блока 11 сравнения, элемента

ИСКЛМЧАИЩЕЕ ИЛИ 13 и элемента И-НЕ 16 в преобразователе обеспечивается следящий режим формирования унитарного кода. 1 з.п. ф-лы, 3 ил.

1481896

Изобретение относится к автоматике и вычислительной технике и может быть использовано, например, в системах управления шаговым приводом.

Цель изобретения — повышение достоверности преобразования при изменении веса входных импульсов.

На фиг. 1 приведена функциональная схема преобраэонания; на фиг. 2 — 10 блок сравнения; на фиг. 3 - временные диаграммы сигналов.

Преобразователь двоичного кода в унитарный код содержит (фиг. 1) бло- 15 ки оперативной памяти 1, постоянной памяти 2, триггер 3, первый 4. и второй 5 сумматоры, первый — пятый бло-. ки 6-10 задержки, блок ll сравнения, ;дешифратор 12, элемент ИСКЛОЧАЮЩЕЕ 20 ИЛИ 13, первый 14 и второй 15 элементы И и элемент И-НЕ 16, информационный вход 17, вход 18 пуска, первый

l9 и второй 20 тактовые входы, первый 21 и второй 22 входы синхронизации, первые 23 и вторые 24 управляющие входы и первый 25 и второй 26 вы ходы.

Блок 11 сравнения содержит фиг. 2 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 27, элемент 30

НЕ 28., первый 29 и второй 30 элементы И и триггер 31, первый — третий информационные входы 32-34 и .вход 35 синхронизации.

Каждый из блоков 6-10 задержки 35 выполнен на двух последовательно соединенных триггерах, причем входы синхронизации второго и первого триг геров являются соответственно первым и вторым входами синхронизации блока, 40 информационный вход первого триггера является информационным входом блока.

В блоках 6-8 выход второго триггера является выходом блока, в блоках 9 и !О выходы первого и второго триг- д

:,герон являются соответственно первым и вторым выходами блока.

На фиг. 3 изображена последователь ность тактовых импульсов с периодом (фиг. За). !,икл работы преобраэова- 0 теля равен 2 °, где 1t; — разрядность

% управляющих сигналов на входах 23.

:На фиг. 3 б-д показаны сигналы на входах 19-22 соответственно.

S5

В блок 2 предварительно записываются 2 двоичных 2 -разрядньм кодов для 2 " значений шага принода (r +

+ k = и-разрядность входов блока 2).

Преобразователь двоичного кода в унитарный код работает следующим образом.

В нерабочем состоянии на входе 18 нулевой сигнал и элементы 14 и 16 закрыты. На выходе суммы сумматора 5 нулевой код (отрицательный нуль),, следовательно, блок 11 выцает нулевой сигнал. На выходе дешифратора 12 импульсы отсутствуют, а элемент 15 закрыт. В блок 1 принудительно записывается нулевой код с выхода элемента

16. Перед началом работы шаговый привод устанавливают в начальное (нулевое) состояние, на входы 24 подают управляющий код для выбора требуемого шага В, на вход 17 подают двоичный последовательный код. На входы 23 подается изменяющийся. код номера такта.

В рабочий режим преобразователь переводится подачей единичного сигнала на.вход 18, при этом разрешается работа элементов 14 и 16. На входы сумматора 5 поступают инверсный код

С с блока 1, задержанный на 2 тактов, и входной код D. На выходе суммы сумматора 5 формируется разность А =

= D-С, которая сравнивается с шагом

B в блоке 11.

Код А поступает на блок 9, котое рыи задерживает на цикл значение знакового разряда кода А (старший 2"-й

9 раз ряд к одов — з нак он ый, е ro в ес 1 80, вес следующего разряда 90О, вес младшего разряда 360 /2 ") .

Одновременно код А поступает на блок 11 сравнения, где его модуль сравнивается с кодом В. Если A!»ГВ1 где ( — вес старшего значащего разряда кода В, то на выходе блока 11 формируется единичный сигнал, который задерживается на цикл блоком 10 задержки. В зависимости от соотношения кодов D, С, В, А могут быть следующие режимы работы. (А!» jB), Б»С.

На выходах блока 9 нулевые сигна: лы, на выходах блока 1Π— единичные.

Дешифратор 12 в начале следующего цикла формирует импульс на выходе 25.

Вторые выходы блоков 9 и 10 в следующем цикле обеспечивают подачу через элементы 13 и 15 прямого кода В на сумматор 4, при этом к коду блока 1 прибавляется код В.

D r С, . 1 А I ь ГВ 3.

На выходах блоков 9 и 10 нулевые сигналы. Дешифратор 12 не формирует 1481896 импульс, а прохождение кода В на сумматоре 2 запрещено элементом 15. Код с блока 1 в следующем цикле не изменяется.

D С, l Al) (В1.

На выходах блоков 9 и 10 единич-: ные сигналы. Дешифратор 12 формирует импульс на выход 26, а от кода с блока 1 в следующем цикле вычитается код В, так как элемент 13 преобразует код В в о.братный.

D С, fА l (Â "1.

На выходах блока 9 единичные сигналы, а на выходах блока 10 — нулевые.15

Дешифратор 12 не формирует импульс, а код с блока 1 не изменяется.

При изменении входного кода D на величину DD на выходы 25 и 26 выдано

N, и N< импульсов, число которых удо- 20 влетворяе т соотношению

Ю

N — N

1 2

Если код D не изменяется, то импульсы на выходах 25 и 26 отсутствуют, так как разница между кодом в блоке 1 и кодом 1) оказывается меньше или равна В), а следовательно, 30 блок 11 выдает нулевые сигналы. При любых значениях кода В код в блоке 1 эа счет обеспечения в преобразователе следящего режима изменяется так, что выполняется А (В). Если код D медленно нарастает или убывает, то, 35 соответственно, импульсы имеются либо только на выходе 25., либо на выхода 26 ° В преобразователе исключено попеременное появление импульсов в положительном и отрицательном кана- 40 лах, что устраняет появление ложных импульсов на выходе преобразователя.

Изменение величины шага может быть произведено оперативно подачей другого управляющего кода на входы 45

24 преобразователя. При этом можно не снимать сигнал "Пуск" с входа 18.

Таким образом, в преобразователе повышается дбстоверность преобразования при любом значении веса. выход- 50 ных импульсов, в том числе при оперативном изменении веса в процессе управления, например, при переключении диапазона скоростей шагового привода. 55

Формула изобретения

1. Преобразователь двоичного кода . в унитарный код, содержащии блок постоянной памяти, первые адресные входы которого являются первьии управляющими входами преобразователя, первый сумматор, первый и второй элементы И и дешифратор, выходы второго и третьего разрядов которого являются соответственно первьи и вторым выходами преобразователя, о т л и ч а ю шийся тем, что, с целью повышения достоверности преобразования при изменении веса входных импульсов, в преобразователь введены второй сумматор, триггер, элемент И-НЕ, элемент

ИСКЛЖЧАНХ (ЕЕ ИЛИ, первый — пятый блоки задержки, блок сравнения и блок оперативной памяти, адресные входы которого подключены к соответствулцим первьи управляющим входам преобразователя, вторые адресные входы блока постоянной памяти являются Вторьми управляющими входами преобразователя, вход синхронизации триггера объединен с первыми входами синхронизации первого — третьего блоков задержки и является первым тактовым входом преобразователя, входы синхронизации блоков оперативной памяти и сравнения е объединены с вторыми входами синхронизации первого — третьего блоков задержки и являются вторым тактовым входом преобразователя, первые входы синхронизации четвертого и пятого . блок ов з аде ржк и и вх од с инх ро низ ации дешифратора объединены и являются . первым входом синхронизации преобразователя, вторые входы синхронизации, четвертого и пятого блоков задержки объединены и являются вторым входом синхронизации преобразователя, первые входы первого элемента И и элемента И-НЕ объединены и являются входом пуска преобразователя, второй вход первого элемента И является информационньк входом преобразователя, выход блока оперативной памяти соединен с информационным входом триггера, инверсный выход которого подключен к входу первого слагаемого первого сумматора, выход суммы которого соединен с вторым входом элемента И-НЕ, выход которого подключен к входу первого слагаемого второго сумматора и информационному входу блока оперативной памяти, выход первого элемента И соединен с входом второго слагаемого второго сумматора, выход суммы которого подключен к информационным входам третьего и четвертого блоков за1896, Составитель О. Ревинский

Редактор М. Бланар Техред Л.Олийнык Корректор И. Горная.Заказ 2701/56 Тираж 885 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям.при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

6 148 держки и первому информационному входу блока сравнения, выходы переноса сумматоров соединены с информационными входами одноименных блоков задерж ки, выходы которых подключены к вхо.дам переноса одноименных сумматоров, выход третьего блока задержки соединен с вторым информационным входом блока сравнения, выход блока постоянной памяти подключен к третьему информационному входу блока сравнения и первому входу элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, выходы которых соединены соответственно с информационным входом пятого блока задержки и первым вхо-. дом второго элемента И, выход которого подключен к входу второго слагаемого первого- сумматора, первые вы-. ходы четвертого и пятого блоков .задержки соединены соответственно с первым и вторым информационными вхо- дами дешифратора, вторые выходы четвертого и пятого блоков задержки подI ключены к вторым входам соответственно элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второго элемента И.

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что блок сравнения содержит триггер, элементы

И, элемент НЕ и элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ, первый и второй входы которого являются первым и вторым информационными входами блока, выходы элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента НЕ подключены к первому и второму входам первого элемента И, третий вход которого объединен с первым входом второго элемента И и является входом синхронизации блока, второй вход второго элемента И объединен с входом элемента НЕ и является третьим информационным входом блока, выходы первого и второго элементов И соединены соответственно с $-и R-входами триггера, прямой выход которого является выходом блока.