Устройство для задержки информации с контролем

 

Изобретение относится к вычислительной технике и может быть использовано для задержки цифровой информации. Отличительной особенностью устройства является то, что оно позволяет распознавать сбои и отказы ячеек накопителя и заменять отказавшую ячейку на резервную, что повышает надежность функционирования цифровой задержки информации. Целью изобретения является повышение достоверности контроля. Поставленная цель достигается за счет введения регистров 8,16, элементов И 9,15,19, элемента ИЛИ 13, счетчика 10 ошибок, одновибратора 11, блока 12 переключателей, блока 17 сравнения, триггеров 14,18, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4085667/24-24 (22) 07.07.86 (46) 23.04.89. Бюл. У 15 (72) В.Н.Лацин, E.Ë.Ïîëèí, А.В.Дрозд, В.С.Волощук и В.В.Лебедь (53) 681.3(088.8) (56) Авторское свидетельство СССР

В 1193653, кл . С 06 F 1/04, 1984 .

Авторское свидетельство СССР

Р 1287137, кл . G 06 F 1/04, 1985. (54) УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ ИНФОРМАЦИИ С КОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано для задержки цифровой инфорÄÄSUÄÄ 1474833 А1 ц1) 4 Н 03 К 5/153 С 06 F 1/04 мации. Отличительной особенностью устройства я вля ется то, что оно позволяет распознавать сбои и отказы ячеек накопителя и заменять отказавшую ячейку на резервную, что повышает надежность функционирования цифровой задержки информации. Целью изобретения является повышение достоверности контроля . Поставленная цель достигается за счет введения регистров 8 и 16, элементов И 9, 15 и 19, элемента ИЛИ 13, с, -чика 10 ошибок, одновибратора 11, блока 12 переключателей, блока 17 сравнения, триггеров 14 и 18. 2 ил., 1 табл.

14 74833

Изобретение относится к вычислительной технике и может быть использовано для задержки цифровой информации.

Цель изобретения - повышение достоверности контроля.

На фиг. 1 представлена схема устройства; на фиг. 2 — временная диаграмма. 1О

Устройство содержит блок 1 свертки по модулю m, накопитель 2, регистр

3, блок 4 свертки по модулю m, блок

5 сравнения, счетчик 6 адреса, сумматор 7, регистр 8, элемент И 9, 15, счетчик 10 ошибок, одновибратор 11 блок 12 переключателей, элемент ИЛИ

13, триггер 14, элемент И 15, регистр.

16, блок 17 сравнения, триггер 18, элемент И 19, синхровход 20, груп- 20 пу 21 информационных входов, первый

22 и второй 23 выходы сбоя и группу

24 информационных выходов.

Устройство работает следующим образом. 25 . В начальный момент времени происходит сброс в "0" всех регистров устройства. Цепи сброса не показаны.

Величина задержки К определяется коэффициентом пересчета счетчика 6 ад- 30 реса (K = 2 -1, где п — разрядность счетчика адреса). Таким образом, под воздействием синхроимпульсов по синхровходу 20 устройства счетчик 6 адреса постоянно перебирает адреса, начиная с 1-го и кончая

2 -м. Нулевой адрес соответствует резервной ячейке и счетчиком 6 адреса не формируется . Входная информация пОступающая нО группе 21 ВХОДОВ 4О устройства, сопровождается сиихроимпульсами типа меандра на синхровходе

20 устройства (фиг.2). Причем во время первой половины периода происходит тение информации, записанной К тактов назад, а во время второй половины периода - запись информации в эту ячейку, которая, в свою очередь, считывается через К тактов.

Фиксация считанной информации осуществляется в регистре 3 по заднему фронту синхроимпульсов на входе 20.

Таким образом, осуществляется задержка поступающей входной информации (вместе с соответствующими контрольными разрядами) на К тактов. Полезная информация считывается из накопителя 2, только начиная с второго цикла. Контрольные разряды вычисляются первым 1 и вторым 4 блоками свертки по модулю m. Если при считывании очередного слова из накопителя

2 контрольные разряды, вычисленные до записи и после считывания из накопителя, не совпадают, то на выходе блока 5 сравнения появляется сигнал логической "1", что свидетельствует о сбое ячейки, адрес которой установлен на адресных входах накопителя.

При нормальной работе устройства (все рабочие ячейки накопителя 2 исправны) адрес, вырабатываемый счетчиком 6 адреса, поступает на адресные входы накопителя без изменения (сумматор 7 осуществляет сложение этого адреса с нулем, установленным в начале работы в регистре 8). При появлении первого сбоя — логическая

"1" на выходе блока 5 сравнения триггер 14 устанавливается в "1", в регистр 16 записывается адрес сбойной ячейки. При этом в счетчик 10 ошибок устанавливается количество циклов Р, (в течение которых происходит проверка на повторение сбоев в ячейке с данным адресом), а триггер

18 устанавливается в "1", блокируя выдачу сигнала об отказе до окончания данного цикла задержки, т.е. до появления на выходах счетчика 6 адреса адреса 2, что сопровождается сигналом логической "1" на выходе переполнения .

Код количества циклов Р подается с выходов блока 12 переключателей.

После того как на инверсном выходе триггера 14 установится логический

"0", происходит блокировка записи других сбойных адресов в регистр 16.

В следукщем цикле задержки триггер

18 сбрасывается в "0" и не препятствует выдаче сигналов об отказе ячейки в этом и всех последующих циклах.

Сигнал об отказе ячейки вырабатывается в том случае, если происходит повторный сбой по адресу, зафиксированному в регистре 16. При этом на 1 выходе элемента И 19 появляется сигнал логической "1", который записывает в регистр 8 адрес отказавшей ячейки, Одновременно сбрасывая триггер 14 в "0", тем самым разрешая фиксацию и анализ следующих сигналов сбоя. В дальнейшем адреса, вырабатываемые счетчиком 6 адреса, преобра зовываются сумматором 7 так, что нулевому адресу счетчика 6 соответству1474833

100

Код 4

Перенос(не используется) ет адрес отказавшей ячейки накопителя 2, т.е. в следующих циклах эта ячейка исключается иэ работы.

В таблице приведен пример, поясняющий преобразования адресов на сумматоре 7 для случая накопителя, состоящего из восьми ячеек памяти при отказе пятой ячейки.

Иэ таблицы следует, что происхо- 10 дит смещение всех адре он на величину, равную расстоянию между резервной и отказавшей ячейками (н данном примере расстояние равно пяти). Если же за Р циклон повторного сбоя по за- 15 фиксированному н регистре 16 адресу . не происходит, то счетчик 10, досчитав до нуля, вырабатывает сигнал заема и блокирует поступление на свой вычитающий вход сигналов переполнения (конца цикла) нэ счетчика 6 адреса. Одновременно с этим однонибратор 11 вырабатывает короткий им-. пульс и сбрасывает триггер 14 н "0", тем самым разрешая фиксацию и анализ 25 следукицих сбойных адресов. Таким образом, устройство позволяет распознавать сбои и отказы ячеек накопителя и заменять отказавшую ячейку на резервную, что повышает надежность функционирования цифровой задержки информации .

Счетчик 6 адреса представляет со бой суммирующий счетчик по модулю

К = 2"-1, где п — разрядность счетчика ° Выход переполнения его является выходом конца цикла задержки и устанавливает счетчик 6 в состояние

00...01, что соответствует адресу первой рабочей ячейки накопителя 2.

Установка счетчика осуществляется по входам параллельного занесения, на которые подан код 00...01

Сумматор 7 представляет собой стандартный двоичный и-разрядный сумматор (например, 155HN3), выход пе,реноса которого в старший (и+1 }-й разряд не используется .

Таким образом, при сложении двух кодов, например "7" и "5", на выходе трехразрядного сумматора 7 на выходе сумматора (без учета переноса) появляется код "4"

111 "7

101 -5

Счетчик 10 ошибок представляет собой нычитающий счетчик, н который по первому сигналу ошибок эаносится код количества циклов P (с выходов блока 12 переключателей), в течение которых проверяется работоспособность конкретной ячейки. Изменение состояния счетчика осуществляется по сиг налам переполнения с выхода счетчика 6 адреса.

Формула изобретения

Устройство для задержки информации с контролем, содержащее первый блок свертки по модулю m накопитель, первый регистр, второй блок свертки по модулю m, .первый блок сравнений и счетчик адреса, причем группа выходов информационных разрядов накопителя соединена с первой группой информагн онных входов первого регистра, вторая группа информационных входов которого соединена с группой выходов контрольных разрядов накопителя, первая группа выходов первого регистра соединена с группой входов второго блока свертки по модулю m и является группой информационных входов устройства, группа выходов второ.:. блока свертки по модулю m соединена с первой группой входов первого блока сравнения, вторая группа выходов первого регистра соединена с группой входон первого блока сравнения, выход переполнения счетчика адреса соединен с его нходом разрешения записи, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введен второй регистр, сумматор, первый элемент И, счетчик ошибок, однонибратор, блок переключателей, элемент ИЛИ, первый триггер, второй триггер, второй элемент И, третий регистр, второй блок сравнения и третий элемент И, причем счетный вход счетчика адреса соединен с входом разрешения записи накопителя, с входом разрешения записи первого регистра и являетея синхровходом устройства, группа информационных вхб- дов накопителя соединена с группой входов первого блока свертки по модулю m и является группой информационных входов устройства, группа выходов первого блока свертки соединена с группой входов контрольных разрядов накопителя, группа адресных вхоТип ячейки

Адрес

Рабочие ячейки

Резерв

Адрес, вырабатываемый счетчиком 6

Адрес в накопителе 2

0 1 2 3 4 5 б 7

5 б 7 0 1 2 3 4

АаеаЪю

Евер.

Составитель Н в ОропОва

Редактор А. Коз ориз Техред Л. Сердвкова КорректорМ. Демчик

Заказ 1910/56 Тираж 880 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101

5 14 дов которого соединена с группой информационных входов второго регистра, с группой информационных входов третьего регистра, с первой группой входов второго блока сравнения, с группой выходов сумматора, первая группа входов которого соединена с группой разрядных выходов счетчика адреса, группа выходов второго регистра соединена с второй группой входов сумматора, выход равенства первого блока сравнения соединен с входом установки в "1" первого триггера, с первым входом второго элемента И, с первым входом третьего эле" мента И и является первым выходом сбоя устройства, выход второго эле» мента И соединен с входом разрешения записи счетчика ошибок, с входом разрешения записи третьего регистра и с входом установки в "1" второго тригера, инверсный выход которого соединен с вторым входом третьего элемента И, группа выходов третьего регистра соединена с второй группой вкодов второго блока сравнения, ьыход равенства которого соединен с

74833

6 третьим входом третьего элемента И, выход которого соединен с входом разрешения записи второго регистра, с первым входом элемента ИЛИ и является вторым выходом сбоя устройства, выход одновибратора соединен с вторым входом элемента ИЛИ, выход которого соединен с входом сброса в "0" первого триггера, инверсный выход которого соединен с вторым входом второго элемента И, выход заема счетчика ошибок соединен с первым входом первого элемента И и с входом одновибратора, выход первого элемента И соединен с вычитающим входом счетчика ошибок, группа информационных входов которого соединена с группой выходов блока переключателей, выход переполнения

20 счетчика адреса соединен с вторым входом первого элемента И и с входом сброса в "0" второго триггера, первый информационный вход счетчика ад" реса соединен с шиной логической еди25 ницы устройства, информационные входы с второго по и-й счетчика адреса соединены с шиной нулевого потенциала устройства.