Преобразователь двоичного кода в двоично-десятичный

 

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей с различными масштабными коэффициентами . Целью изобретения является pac

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!9! (И) (5!) 4

ПИСАНИЕ ИЗОБРЕТ

А 8ТОРСНОМУ СВИДЕТЕЛЬСТВУ

ОСУДАРСТБЕКНЫЙ КОМИТЕТ СССР

О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

21) 4080943/24-24

22) 12,05.86

46) 23.01.88, Бюл. Ф 3

72) Ш.X. Кашаев и В.А, Клименко

53) 681.325(088.8)

56) Авторское свидетельство СССР

1325708, нл. Н 03 М 7/12, 1985.

Авторское свидетельство СССР

744545, кл. Н 03 М 7/12, 1980. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ДВОИЧНО-ДЕСЯТИЧНЫЙ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей с различными масштабными коэффициентами. Целью изобретения является рас1

1368993 ширение класса решаемых задач эа счет обеспечения возможности изменения разрядности входного кода и веса его младшего разряда. Поставленная цель достигается тем, что в преобразователь, содержащий первый двоичный счетчик 6, двоично-десятичный счетчик 5, делители 3 и 4 частоты, первый элемент И 2, генератор импульсов

1 и дешифратор нуля, дополнительно введены второй двоичный счетчик 8, мультиплексор 9, дешифратор 10, формирователь импульса 11, шифратор 12, элемент НЕ 13, второй элемент И 14 и формирователь 15 одиночного импульса.

Изобретение относится к автоматике и вычислительной технике и предназначено для использования в устройствах преобразования информации.

Цель изобретения — расширение класса решаемых задач за счет обеспечения возможности изменения ра „ядности входного кода и веса его младшего разряда °

На фиг. 1 приведена функциональная схема преобразователя; на фиг. 2— принципиальная схема дешифратора нуля, Преобразователь содержит генератор 1 импульсов, первый элемент И 2, первый 3 и второй 4 делители частоты, двоично-десятичный счетчик 5, первый двоичный счетчик 6, дешифратор 7 нуля, второй двоичный советчик 8, мультиплексор 9, дешифратор 10, формирователь 11 импульса, шифратор 12, элемент НЕ 13, второй элемент И 14, формирователь 15 одиночного импульса, информационные входы 16 преобразователя и выходы 17 преобразователя.

Дешифратор 7 нуля (фиг. 2) содержит элемент И-НЕ 18, группу элементов

И-НЕ 19, группу RS-триггеров 20 и группу формирователей 21 импульсов.

Преобразователь работает следующим образом.

Генератор 1 импульсов непрерывно вырабатывает последовательность импульсов, которые не проходят через первый элемент И 2 до тех пор, пока

1к

Выходы первого двоичного счетчика соединены с информационными входами мультиплексора, адресные входы которого соединены с выходами второго двоичного счетчика, а выход мультиплексора через элемент НЕ соединен с входом второго элемента И, выход которого соединен со счетным входом второго, двоичного счетчика и входами дешифратора, выходы которого соединены с входами дешифратора нуля и шифратора, выходы которого соединены с установочными входами первого и второго делителей частоты. 1 з.п. ф-лы, 2 ил ° на входах дешифратора 7 и/или/мультиплексора 9 присутствуют низкие (запрещающие) потенциалы.

При нажатии кнопки (на фиг. 1 не показана) расположенной в формирователе 15 одиночного импульса, последним формируется (выделяется) из последовательности импульсов, непрерывно поступающих с генератора 1, одиночный импульс, который, поступив на вход записи счетчика 6, производит запись в него информации, находящейся на входах 16 преобразователя. Одновременно этим же одиночным импульсом с формирователя 15 производится установка двоично-десятичного счетчика 5 и второго двоичного счетчика 8 в нулевые состояния, а дешифратора нуля — в исходное состояние. При этом единичный потенциал с выхода дешифратора 7 поступает на вход первого элемента И 2. и вход втЬрого элемента И 14. Одновременно нулевой потенциал с выхода мультиплексора 9 подается на первый вход элемента И 2 и через инвертор 13— на вход элемента И 14, тем самым разрешая прохождение импульсов с генератора 1 на вход счетчика 8.

По управляющим сигналам с разрядных выходов счетчика 8 мультиплексор

9 последовательно коммутирует на выход информацию, записанную в разрядах счетчика 6, и при появлении на его выходе высокого потенциала с ре1368993 перного разряда запрещает прохождение импульсов с генератора 1 через элемент И 14 на вход счетчика 8, который находится в этом состоянии до

5 конца процесса преобразования. Одновременно, по фронту изменения сигнала на выходе мультиплексора 9, формирователем 11 импульса формируется короткий импульс, записывающий в де- 10 лители 4 и 3 частоты двоичные коды, формируемые шифратором 12 и определяющие их коэффициенты деления.

Коды, формируемые шифратором 12, определяются инверсными выходными сигналами дешифратора 10, которые, в свою очередь, также определяются сигналами с разрядных выходов счетчика 8. В то же время на число импульсов заполнения счетчика 8 выходными сигналами с инверсных выходов дешифратора 10 уменьшается число разрядов счетчика 6, учитываемых при дешифрации нулевого состояния дешифратором

7. Этим завершается выбор и установ- 25 ка коэффициентов деления делителей 3 и 4 частоты, а также ограничение разрядности дешифратора 7, т.е. подготовка преобразователя к преобразованию записанного К-разрядного кода числа. Одновременно тем же положительным потенциалом с выхода мультиплекора 9 открывается элемент И 2, и оследовательность импульсов постуает на делители 3 и 4 частоты, Имульсы с выхода делителя 3 частоты оступают в двоичный счетчик 6, раотающий на вычитание, а выходные имульсы делителя 4 частоты — на двочно-десятичный счетчик 5, работаю40 и на сложение. Поскольку коэффицинты делителей 3 и 4 частоты выбраы так, что отношения их равняются тношению весов единиц младших разядов двоичного и двоично-десятичноо счетчиков соответственно, в момент

45 кончания преобразования на выходах

7 преобразователя зафиксируется воично-десятичный код числа, соотетствующий поступившему двоичному оду.

Формула и з о б р е т е н и я

1, Преобразователь двоичного кода в двоично-десятичный, содержащий первый двоичный счетчик, двоично-десятичный счетчик, первый и второй делители частоты, дешифратор нуля, первый элемент И и генератор импульсов, выход которого соединен с первым входом первого элемента N второй вход которого соединен с выходом

Момент окончания преобразования пределяется обнулением К младших азрядов первого двоичного счетчика при этом дешифратор 7 выдает нуевой потенциал на второй вход элеента И 2, который прекращает подачу мпульсов н оба делителя частоты.

Новый цикл преобразования начинается нажатием кнопки в формирователе

15 одиночного импульса.

Дешифратор 7 функционирует следующим образом.

Одиночным положительным импульсом с формирователя 15, поступающим на объединенные R-входы,RS-триггеры 20 устанавливаются в нулевые состояния.

Единичные потенциалы с инверсных выходов RS-триггеров 20, подаваемые на вторые входы элементов И-НЕ 19 разрешают прохождение на входы элемента

И-НЕ 18 сигналов со всех N разрядов первого счетчика 6. При обнулении последнего на выходе дешифратора 7 (выход элемента И-НЕ 18) появляется низкий потенциал, используемый для запрета преобразования„

По фронтам отрицательных перепадов (сигналов) с инверсных выходов дешифратора 10 формирователями 21 формируются короткие положительные импульсы, перебрасывающие соответствующие RS-триггеры 20 по S-входам в единичные состояния. При этом низкие потенциалы с инверсных выходов триггеров 20 запрещают прохождение сигналов с определенного количества разрядов счетчика 6, которое определяется разрядностью К преобразуемого двоичного кода числа, т.е. равно N-К.

Формирование кодов для делителей частоты производится шунтированием на общую шину преобразователя определенной вертикальной шины по сигналам с дешифратора 10. Например, для

18-разрядного кода коэффициенты деления делителей 3 и 4 составляют

1233 и 1247, для которых двоичные коды будут 10011010001 и 100110 11111 соответственно.

Преобразование кодов при предлагаемой структуре преобразователя возможно без ручной перестройки преобразователя при неопределенном изменении разрядности двоичного кода преобразуемого числа.

1368993

I1

I ) I дт пер8аго < 0m

cvem P

49и8 Р

ВНИИПИ Заказ 315/56 Тираж 928 Подписное

Произв.-полигр. пр-тие, r. Ужгород, ул. Проектная, 4 дешифратора нуля, входы которого соединены с выходами первого двоичного счетчика, информационные входы которого являются информационными входа5 ми преобразователя, выходы которого соединены с выходами двоично-десятичного счетчика, выход первого элемента И соединен со счетными входами первого и второго делителей частоты, выходы которых соединены соответственно со счетными входами первого двоичного и двоично-десятичного счетчиков, отличающийся тем, что, с целью расширения класса реша15 емых задач за счет обеспечения возможности изменения разрядности входного кода и веса его младшего разряда, в него введены второй двоичный счетчик, мультиплексор, дешифратор, шифратор, элемент НЕ, второй элемент

И, формирователь импульса и формирователь одиночного импульса, выход которого подключен к входу записи первого двоичного счетчика, входу сброса двоично-десятичного счетчика, дешифратора нуля и второго двоичного счетчика, разрядные выходы которого подключены к адресным входам мультиплексора и входам дешифратора, инверсные выходы которого соеди, ны

30 с управляющими входами дешифратора нуля и шифратора, первая и вторая группы выходов которого соединены соответственно с информационными входами первого и второго делителей 35 частоты, входы записи которых через формирователь импульсов соединены с выходом мультиплексора, третьим входом первого элемента И и через элемент НЕ соединен с первым входом второго элемента И, второй и третий входы которого соответственно соединены с выходом дешифратора нуля и выходом генератора импульсов, выход которого соединен с входом формирс1вателя одиночного импульса, выход второго элемента И соединен со счетным входом второго двоичного счетчика, выходы первого двоичного счетчика соединены с информационными входами мультиплексора.

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что в нем дешифратор нуля содержит группу формирователей импульсов, группу

RS-триггеров, группу элементов И-НЕ и элемент И-НЕ, выход которого является выходом дешифратора нуля, информационные входы которого соединены с первой группой входов элементов

И-HE группы, выходы которых соединены с входами элемента И-НЕ, а вторые входы элементов И-НЕ группы соединены с инверсными выходами соответствующих RS-триггеров группы, R-входы которых соединены с входом сброса дешифратора нуля, управляющие входы которого соединены с входами формирователей импульсов группы, выходы которых соединены с S-входами соответствующих RS-триггеров группы.