Последовательный сумматор

Авторы патента:

G06F7/49 - для вычислений, выполняемых над числами с основанием, отличным от 2, 8, 16 или 10, например с троичным отрицательным или мнимым основаниями, комплексными основаниями

Изобретение относится к области вычислительной техники, может быть использовано в последовательных арифметических устройствах, работающих в избыточной системе счисления, и позволяет сократить оборудование. Цель изобретения - упрощение устройства. Последовательный сумматор содержит вход 1 инверсного значения второго оператора (а, первый 2 и второй 3 D-триггеры, вход 4 прямого значения второго операнда (а), третий D-трнггер 5, вход 6 инверсного положительного значения первого операнда (Ь), вход 7 инверсного отрицательного значения первого операнда (Ь ), вход 8 прямого положительного значения второго операнда (Ь), вход 9 прямого отрицательного значения второго операнда (Ь), прямой и инверсный выходы 10 и 1I отрицательного значения результата устройства, прямой и инверсный выходы 12 и 13 положительного значения результата устройства, синхровход 14 устройства. 2 ил., I табл. СЛ Фиг.1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„ЯО„„И22260 (51) 4 С 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЬ И НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4058912/24-24 (22) 11,03.86 (46) 07.07.87. Бюл. У 25 (71) Таганрогский радиотехнический институт им. В. Д. Калмыкова (72) В. А. Телековец и М. В. Телековец (53) 681.325.5(088.8) (55) Авторское свидетельство СССР

У 717763, кл. G 06 Р 7/49, 1977.

Авторское свидетельство СССР

Ф 1042011, кл. G 06 F 7/49, 1982. (54) ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР (57) Изобретение относится к области вычислительной техники, может быть использовано в последовательных арифметических устройствах, работающих в избыточной системе счисления, и позволяет сократить оборудование. Цель изобретения вЂ” упрощение устройства.

Последовательный сумматор содержит нход 1 инверсного значения нторого оператора (а1, первый 2 и второй 3

D-триггеры, вход 4 прямого значения второго операнда (а), третий D-триггер 5, вход 6 инверсного положительного значения первого операнда (Ь ), вход 7 инверсного отрицательного значения первого операнда (b ), вход 8 прямого положительного значения второго операнда (Ь ), вход 9 прямого отрицательного значения второго операнда (Ь ), прямой и инверсный ныходы 10 и 11 отрицательного значения результата устройства, прямой и инверсный выходы 12 и 13 положительного значения результата устройства, синхровход 14 устройства. 2 ил., I табл.

Изобретение oTHocllTc к вычислительной технике и может быть использовано в арИфметических устройствах, работающих н избыточной двоичной системе счисления, Цель изобретения вЂ” упрощение устройства.

На фиг, I представлена функциональная схема последовательl ог о сумматора; на фиг. 2 вЂ” функциональная схема первого D-триггера, пример выполнения °

Последовательный сумматор содержит вход 1 инверсного значения второго операнда (а), перныи " и второй 3

Ю-триггеры, вход 4 прямого значения второго операнда (а), третий D-триггер 5, вход 6 инверсного положитель+ ного значения первого операнда (Ь ), вход 7 инверсного отрицательного значения перного операнда (Ь ), вход 8 прямого положительного значения второго операнда (Ь ), вход 9 прямого отрицательного значения второго операнда (Ь ), прямой 10 и инверсный !1 выходы отрицательного значения результата устройства, нрямой 12 и HH версный 13 выходы положительного значения результата угтройстна, синхронхол 14 устройства.

Первый D-триггер содержит восемь элементов И-НЕ.

Алгоритм работы сумматора имеет нид при S 1 1

Е 0 при вЂ” S; < I вЂ” при S, -2, 5,=2(Б; „-2 Z; „) 1- а,+Ь, °

На входные шины и 4 сумматора поступают последовательно разряд за разрядом, начиная со старшего разряда, инверсные и прямые значения модуля двоичного числа (а), На входные шины 6 и 7 сумматора подаются также старшими разрядямн !l11e- ред инверсные по тожчтельные ч о f11!lа.1 ельн; е значения второго опера1д. (b!, представленного цифрами 1,0 и I, а на входные шины 8 и 9 подаются прямые положнтЕЛЬНЫЕ И ОтРИ11атЕ 1Ь11Ь1Е ЗНаЧ ння второго операнда.

Входная 11огика цс ряо1o !)-триггера

2 формирует значе11и . --тка ожения

S. =S, -22 . н соответс вЂ,нии логичесвЂ”

1 ким выражением

Б =;1 h i "., 1 а Ь.

22260 1

Входная логика второго D-триггера

3 формирует отрицательное значение результата в соответствии с логическ1гм выражением

57,=S.,аbVS,,Ь

Входная логика третьего D-триггера 5 формирует положительное значение результата н соответствии с логичес"

1Î кцм выражением

2.; а,S;, b,Vb+S, Пример сложения двух чисел а = 01101010 и Ь = 10110101 результатом которого является число Z

= 00010111, приведен в таблице.

Полученный результат Z 00!01001

=000101 11 задержан на два такта по отношению к входным операндам, т.е, ур сумматор дает задержку получения результата на два такта, Быстродействие сумматора определяется временной задержкой прохождения сигнала, которая ранна задержке

25 D-триггера и составляет бт,, где 7 задержка одного элемента И-НЕ.

Формула изобретения

Последовательный сумматор, содержащий первый, второй и третий триггеры, причем вход синхронизации сумма" тора соединен с входами синхронизации первого, второго и третьего триггеров, вход инверсного положительного эначе" ния первого операнда сумматора соединен с первым информационным входом первой группы первого триггера, второй информационный вход первой группы которого соединен с входом инверсного отрицательного значения первого операнда сумматора, первый информационный вход первой группы второго триггера соединен с входом прямого инверсного значения первого операн" да сумматора, о т л и ч а ю щ и йвЂ” с я тем, что, с целью упрощения сумматора, вход инверсного значения второго операнда сумматора соединен с третьим информационным входом первой группы первого триггера и первым информационным входом нторой группы второго триггера, второй информационный вход второй группы которого соединен с первым информационным входои первой группы первого триггера, прямой выход которого соединен с первыми информационными входами первой и второй групп третьего триггера, второй информационный вход первой груп! 322

z+ z z а, b S, 1 О 1 1 О

2 1 О 1 О О

3 1 О О О

4 0 1 1 1 0

5 I О О О

6 О 1 1 О

7 0 1 О О

8 0 1 1 О О

9 0 0 О О 1

1О О О О О О пы которого соединен с первыми информационными входами второй и третьей групп первого триггера и входом прямого значения второго операнда сумматора, третий информационный вход первой группы третьего триггера соединен с вторым информационным входом первой группы первого триггера, второй информационный вход второй группы которого соединен с входом 10 прямого положительного значения первого операнда сумматора и вторым информационным входом второй группы третьего триггера, вход прямого отрицательного значения первого операнда 15

260 4 сумматора соединен с втор информационным входом третьей группы первого триггера, инверсный выход которого соединен с третьим информационным входом второй группы и вторым информационным входом первой группы второго триггера, прямой и инверсный выходы которого соединены соответственно с прямьм отрицательным и инверсным отрицательным выходом результата сумматора, прямой и инверсный выходы третьего сумматора соединены соответственно с прямым положительным и инверсным пололсительным выходом результата сумматора.

)322260

Составитель М, Есенина

Редактор П. Гереши ТехредА.Кравчук Корректор 11. Пилипенко

Заказ 2864/44 Тираж 672 Подйисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий !

l3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Y*ropop,, ул. Проектная, 4

Похожие патенты:

Накапливающий сумматор // 1322259

Изобретение относится к области вычислительной техники и может быть использовано при построении помехоустойчивых специализированных цифровых систем контроля и регистрации технологических параметров

Устройство для деления // 1322258

Изобретение относится к области вычислительной техники и предназначено для выполнения операции деления над полем комплексных чисел

Накапливающий сумматор // 1319023

Изобретение относится к вычислительной технике и передаче данных и может быть использовано для параллельного суммирования многоразрядных двоичных чисел

Комбинационный сумматор // 1310808

Изобретение относится к вычислительной технике и может быть использовано для параллельного суммирова- .ния многоразрядных двоичных чисел

Последовательное множительное устройство // 1307455

Устройство для умножения на коэффициенты // 1305663

Изобретение относится к вычислительной технике и может быть использовано в устройствах цифровой обработки сигналов

Устройство для умножения по модулю 2 @ -1 // 1304019

Изобретение относится к вычислительной технике и технической кибернетике и может быть использовано в устройствах для цифровой обработки сигналов (в частности изображений ), а также в системах кодирования, принцип действия которых базируется на теории полей Галуа

Устройство для умножения по модулю 2 @ -1 @ // 1304018

Изобретение относится к вычислительной технике и технической кибернетике и может быть использовано в устройствах для цифровой обработки сигналов (в частности изображений), а также в системах кодирования, принцип действия которых базируется на теории полей Галуа

Устройство для последовательного деления // 1304017

Изобретение относится к цифровой вычислительной технике и может быть использовано в отказоустойчивых процессорах ЦВМ

Устройство для умножения комплексных чисел // 1297034

Изобретение относится к вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой, решения систем линейных алгебраических уравнений

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Устройство для сложения и вычитания чисел по модулю // 2109326

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Устройство для сложения чисел по модулю // 2110087

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Устройство для сложения n чисел по модулю // 2131618

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных структурах, функционирующих в модулярной системе счисления

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Устройство для вычитания по модулю // 2133495

Устройство для умножения чисел по модулю // 2137181

Устройство для умножения по модулю семь // 2143722

Изобретение относится к вычислительной техникe и может быть использовано для построения систем передачи и переработки дискретной информации

Устройство для сложения и вычитания чисел по модулю // 2145112

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в многоступенчатой системе остаточных классов

Устройство умножения // 2148270

Изобретение относится к вычислительной технике, а именно к цифровой обработке сигналов и данных и решению задач математической физики, и может найти применение в конвейерных потоковых машинах и многопроцессорных вычислительных машинах