Последовательное множительное устройство

 

Изобретение относится к вычислительной технике и предназначено для умножения синхронно поступающих младшими разрядами вперед чисел, выраженных в различных Р-нчных системах счисления, Целью изобретения является расширение функциональных воз 40 / J9 |1 т: г (Л Ч ел :л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU«»

Al (50 4 G F

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3950540/24-24 (22) 03.09.85 (46) 30.04.87. Вюл. У 16 (75) А.Ю.Глазачев (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1067500, кл. G 06 F 7/52, 1981.

Авторское свидетельство СССР

В 1156065, кл. G 06 F 7/52, 1982. (54) ПОСЛЕДОВАТЕЛЬНОЕ МНОЖИТЕЛЬНОЕ

УСТРОЙСТВО (57) Изобретение относится к вычис" лительной технике и предназначено для умножения синхронно поступающих младшими разрядами вперед чисел, выраженных в различных P-ичных системах счисления. Целью изобретения является расширение функциональных воз!

30 можностей sa счет перестройки основания системы счисления. Перемножаемые числа могут быть записаны в системе счисления с произвольным основанием Р, где для записи любого основания используется одно и то же количество двоичных разрядов. При работе с меньшими основаниями в неиспользуемые двоичные разряды сомножителей записываются нули. Сомножители имеют

r P-ичных разрядов и могут быть простыми дробями, смешанными дробями или целыми числами в любой комбинации.

Сомножители подаются синхронно младшими разрядами вперед по одному P-ичному разряду в такте. Младшая часть произведения выдается с 1-го по r-й такт, старшая часть произведения выдается начиная с (r+1)-го такта.

Младшая и старшая части произведения выдаются по раздельным выходам. Иэме7455 нение основания системы счисления производится сменой кода основания на шинах кода основания ° Устройство может работать с числами различной разрядности, что достигается изменением кода разрядности на шинах кода разрядности. В состав устройства входят регистры 1 и 2 первого и второго сомножителей, блок формирования частичных произведений, состоящий из группы умножителей 3, блок суммирования, состоящий из группы узлов сум. мирования 4, регистров 5, 6 хранения поразрядных сумм и поразрядных переносов, буферные регистры 7, 8, коммутаторы 9 — 11, выходной сумматор 12, элемент памяти 13, дешифратор 14 основания системы счисления, сумматор

15 по модулю два, два триггера знака

16, 17 и блок управления 18. 1 э.п. ф-лы. 4 ил.

Изобретение относится к вычислительной технике и предназначено для умножения чисел, представленных в

-различных P-ичных системах счисления и, поступающих синхронно, младшими 5 разрядами вперед.

Цель изобретения — расширение функ. циональных возможностей путем перестройки основания системы счисления.

На фиг.l изображена функциональная схема устройства; на фиг.2 — функциональная схема блока управления; на фиг.3 — функциональная схема выходного сумматора; на фиг.4 — функциональная схема узла образования переноса.

В состав устройства входят первый

1 и второй 2 регистры сомножителей, группа умножителей 3, образующих блок формирования частичных произведений, группа узлов 4 суммирования, образующих блок суммирования, регистр 5 хранения поразрядных сумм, регистр 6 хранения переносов, первый 7 и второй 8 буферные регистры, три коммутатора 9 - Il выходной сумматор 12, элемент 13 памяти, дешифратор 14 основания системы счисления, сумматор

15 по модулю два, второй 16 и первый

17 триггеры знака, блок !8 управле- .30 ния, вход 19 первого сомножителя, вход 20 второго сомножителя, входы

2l и 22 знаков первого и второго сомножителей, выход 23 старшей части произведения, выход 24 младшей части произведения, вход 25 кода основания, выход 26 знака произведения, вход 27 кода разрядности, вход 28 начальной установки, вход 29 запуска, вход 30 внешней синхронизации, первый вход

31 синхронизации, второй вход 32 синхронизации, вход 33 отключения коррекции. Узел 4 суммирования имеет входы 34 выбора основания, выход 35 блокировки, входы 36 слагаемых, выходы 37 поразрядной суммы и выходы 38 поразрядного переноса.

Блок 18 управления имеет выход 39, выходы 40 разрядности и выходы 41 управления. Блок 18 управления содержит генератор 42 тактовых импульсов, регистр 43 сдвига, элемент ИЛИ-HE 44, коммутатор 45 разрядности, дешифратор

46 разрядности, IK — триггер 47 н элемент ИЛИ 48.

Выходной сумматор 12 образуют второй 49 и первый 50 сумматоры, комму— татор 51, узел 52 образования переноса, узел 53 коррекции, узел 54 инверсии, D-триггер 55, элемент И 56, 1307455 элемент ИЛИ 57 и узел 58 ограничения разрядности.

Узел 52 образования переносов со. держит сумматоры 59 и 60, шифратор

6I и узел 62 инверсии. 5

Устройство работает следующим образом.

Как положительные, так и отрицательные сомножители записаны прямыми кодами в используемой P-ичной системе счисления где Р > 5 и подаются синхронно младшими разрядами вперед на входы 19 и 20. Знаки сомножителей подаются на входы 21 и 22. Старшая часть произведения выдается на выход 23, младшая часть проиэведения— на выход 24, а знак произведения— на выход 26. Основание системы счисления, в которой работает устройство, определяется кодом основания, подаваемым на вход 25. Величина основания соответствует двоичному отображению кода основания. Например, при основании P=23 код основания в двоичной форме 10111. Рассмотрим в качест25 ве примера перемножение двух правильных дробей A=O.(II) (5) (22) и В=О.(8) (10) (13), выраженных в системе счисления с основанием Р=23.

С каждым тактом сомножители А и В подаются на входы регистров 1 и 2, в старших неиспользуемых при данном основании P разрядах подаются нули. На выходах умножителей 3 образуются про35 изведения одноразрядных P-ичных чисел, записанных в регистрах 1 и 2.

На входы управления каждого умножителя 3 подаются сигналы выбора основания с выходов дешифратора 14 осно- 40 вания. В исходном состоянии в (2,..., 4) разрядах регистров 1 и 2 сомножителей и в регистрах 5 и 6 должны быть записаны нули. С каждым тактом сомножители записываются в регистры 45

1 и 2, на входах узлов 4 суммирова-ния в совокупности образуются в 1, 2,3,... тактах соответственно 1-й угол, 2-й угол, 3-й угол,.... На выходах узлов 4 суммирования образуются в совокупности два P-ичных числа суммы угла данного такта и двух чисел суммы предыдущего такта, сдвинутых на два Р-ичных разряда вправо в стоРону младших разРядов. Сумма в ви-55 де двух чисел с выходов узлов 4 записывается каждым тактом в регистры

5 и 6 и подается на соответствующие входы узлов 4 со сдвигом на два разряда вправо в следующем такте. Ввод сомножителей, образование углов и суммирование в тактах производится согласно с приведенной диаграммой умножения. В последнем r-м такте записываются старшие разряды сомножителей, на выходах узлов 4 образуются два Р-ичных числа, которые подаются ,на входы буферных регистров 7 и 8, сумма этих двух чисел есть искомое произведение. По (г+1)-му такту два числа r-го такта записываются в буферные регистры 7 и 8, а их младшие разряды через коммутаторы 9 и 10 подаются на числовые входы выходного сумматора 12, на выходах 23 которого образуется младший Р-ичный разряд произведения. С каждым следующим тактом на выходах 23 образуются очередные разряды произведения . Знак произведения определяется на сумматоре 15, первым тактом записывается в триггер

17, а (r+1)-м тактом — в триггер 16 и выдается на выход 26. На выходной сумматор 12 последовательно из буферных регистров 7 и 8 через коммутаторы 9 и 10 подаются значения двух чисел r-го такта. При умножейии чисел, выраженных смешанными дробями или це" лыми числами в любой комбинации, включая и правильные дроби, младшую часть произведения получают на выходах. Младшая часть произведения выдается .с первого по r-й такт цикла.

При вводе сомножителей разряды младшей части произведения последовательно с первого по r-й такт образуются на выходах 37 поразрядных сумм узлов 4(1) — 4(4) суммирования, которые подключены к входам коммутатора 11. Сигналами управления выходов

41 блока 18 управления в первом такте на выход коммутатора ll передает-. ся значение поразрядной суммы с выхода 37 узла 4(1), во втором такте с выхода 37 узла 4(2)..., в г-ом такте с выхода 37 узла 4(4) . Старшая часть произведения выдается по шинам 23 начиная с (г+1)-го такта. Таким образом, при перемножении двух произвольных трехразрядных чисел три младших разряда выдаются по шинам 24, а три старших — по шинам 23. Порядок произведения определяется по значениям порядков сомножителей, а величина цикла определяется по числу с большей разрядностью. При получении млад. шей н старшей частей произведений эначе5

5 13 ние шины33 должно быть рарнонулю,чем пройэводится отключение коррекции.

Неиспользуемые основания =2,3, 4,5 можно реализовать через другие основания, кратные данным по степеням. Так основания 2, 4 через основания 8, 16... Основания 3 и 5 через основания 9 и 25, только в этом случае требуется прямое перекодирование разрядов произведения, так как в устройстве все основания кодируются в двоичном коде.

Формула и з о б р е т е н и я

1. Последовательное множительное устройство, содержащее два регистра сомножителей, регистры хранения поI разрядных сумм и поразрядных переносов, два буферных регистра, три коммутатора, выходной сумматор, два триггера знака, блок формирования частичных произведений, блок суммирования, элемент памяти и блок управления, содержащий генератор тактовых импульсов, регистр сдвига, дешифратор разрядности, коммутатор разрядности, JK-триггер и элемент ИЛИ, причем выход генератора тактовых импульсов соединен с тактовыми входами регистра сдвига и JK-триггера, входы первого и второго сомножителей устройства являются информационными входами первых разрядов первого и второго регистров сомножителей соответственно, вход кода разрядности устройства является входом дешифратора разрядности, выход которого соединен с управляющим входом коммутатора разрядности и управляющими входами первого и второго коммутаторов, вход начальной установки устройства соединен с R-входом JK-триггера, инверсный выход которого соединен с входами установки в "0" регистра сдвига и с 2-ro no r-й разрядов. (где r — разрядность сомножителей) первого и второго регистров сомножителей, регистров хранения подразрядных сумм и переносов, первого триггера знака и является первым входом синхронизации устройства, вход запуска устройства соединен с J-входом JK-триггера, вход внешней синхронизации устройства соединен с первым входом элемента

ИЛИ, второй вход которого соединен с выходом коммутатора разрядности и является вторым выходом синхронизации устройства, выход элемента ИЛИ соединен с К-входом JK-триггера, с входами разрешения записи первого и второ07455 6 го буферных регистров и второго трнггера знака и входом установки в "0" элемента памяти, группа выходов регистра сдвига соединена с группой информационных входов, выходы поразрядных переносов блока суммирования соединены с информационными входами регистра хранения поразрядных сумм и первого буферного регистра, выход которого соединен с информационным входом первого коммутатора, выход которого соединен с входом первого слагаемого выходного сумматора, вход второго слагаемого которого соединен с выходом второго коммутатора, информационный вход которого соединен с вы-, ходом второго буферного регистра, информационный вход которого соединен с информационными входами третьего коммутатора и регистра хранения поразрядных сумм, E-й разряд информационного входа которого (где K=2,...,r) соединены с выходами (F-1)-го разряда поразрядной суммы блока суммирования, выход переноса выходного сумматора соединен с информационным входом элемента памяти, выход которого соединен с входом переноса выходного сумматора, выход суммы которого является выходом старшей части произведения устройства, о т л и ч а ю— щ е е с я тем, что, с целью расширения функциональных возможностей путем перестройки основания системы счисления, в него введены сумматор по модулю два и дешифратор основания системы счисления, причем входы знаков первого и второго сомножителей являются первым и вторым входами сумматора по модулю два, выход которого соединен с информационным входом первого триггера знака, выход которого соединен с информационным входом второго триггера знака, выход которого является выходом знака произведения устройства, вход кода основания устройства соединен с входом дешифратора основания системы счисления и с входом кода основания выходного сумматора выход третьего коммутатора является выходом младшей части произведения устройства, при этом в блок управления введен элемент ИЛИ-НЕ, а блок формирования частичных произведений содержит группу умножителей, а блок суммирования содержит группу узлов суммирования, выход первого разряда регистра первого сомножителя соединен с входами первого сомножи07455 8

7 1З теля первого и i-ro умножителей группы (где i=2,4,...,2 r), выход первого разряда регистра второго сомножителя соединен с входами первого сом ножителя (2i+1)-го умножителя группы и входом второго сомножителя первого умножителя группы, выход К/2-го разряда (где K=4>6, 2r) регистра первого сомножителя соединен с входом второго сомножителя второго и

К-ro умножителей группы, выход К/2-го разряда регистра второго сомножителя соединен с входами второго сомножителя третьего и (К+1)-ro умножителя группы, выход дешифратора основания системы счисления соединен с входами выбора основания системы счисления всех умножителей группы, всех узлов суммирования группы и выходного сумматора, выход старшего разряда первого умножителя группы соединен с информациониым входом первого разряда регистра хранения поразрядных сумм, входы первого и второго слагаемых р-ro узла суммирования группы (где р=3,4,...,r) соединены с выходами младших разрядов соответствен- но (2р-2)-ro и (2р-1)-го умножителей группы, входы третьего и четвертого слагаемых р — ro узла суммирования группы соединены с выходами старших разрядов соответственно 2р-го и (2р+!)-го умножителей группы, входы пятого и шестого слагаемых К/2-го узла суммирования группы соединены с выходами (К/2-1)-х разрядов соответ— ственно регистров хранения пораэряд— ных переносов и поразрядных сумм, вход первого слагаемого первого узла суммирования группы соединен с входом "0" устройства и входами третьего и четвертого слагаемых r-го узла суммирования группы, выходы младших разрядов первого умножителя группы соединены с входами второго слагаемого первого узла. суммирования группы, выходы младших разрядов второго умножителя группы соединены с входами первого слагаемого второго узла суммирования группы, выходы старших разрядов второго и третьего умножителей группы соединены с входами третьего и четвертого слагаемых первого узла суммирования группы, входы пятого и шестого слагаемых которого соединены с входами логического нуля устройства, входы второго, третьего и четвертого слагаемых второго узла суммирования группы соединены соочветственно с выходом младшего разряда третьего и выходами старших pasрядов четвертого и пятого умножителей группы, выход (r-1)-ro разряда второго буферного регистра соединен с вторым информационным входом второго коммутатора, выход которого соединен с входом коррекции выходного

10 сумматора, группа выходов регистра сдвига соединена с группой входов элемента ИЛИ-НЕ, выход которого соединен с информационным входом регистра сдвига и с управляющим входом

f5 третьего коммутатора, выход элемента

ИЛИ соединен с входом разрешения выходного сумматора, вход отключения коррекции устройства является входом отключения коррекции, Выходного сумма20 тора, выход кода управления разрядностью которого соединен с входами блокировки узлов суммирования группы.

2. Устройство по п.1, о т л и ч аю ш е е с я тем, что выходной сумматор содержит два сумматора, коммутатор, узел образования переноса, узел коррекции, узел инверсии, D-триггер, элемент И, элемент ИЛИ и узел ограничения разрядности, причем вход pas30 решения выходного сумматора является информационным входом D-триггера, выход которого соединен с первым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, узел об3> разования переноса содержит шифратор, узел инверсии и два сумматора, вход переноса первого сумматора узла образования переноса соединен с выходом элемента ИЛИ, с входом младшего разря40

0 да первого слагаемого первого сумматора выходного сумматора и входом переноса второго сумматора выходного сумматора, входы второго и третьего слагаемых которого соединены с входами первого и второго слагаемых соответственно второго сумматора выходного сумматора, входами первого и, второго слагаемых соответственно первого сумматора узла образования переноса и являются входами первого и второго слагаемых соответственно выходного сумматора, вход выбора основания системы счисления выходного сумматора является входом шифратора узла образования переноса, выход которого соединен с входом узла инверсии узла образования переноса, выход которого соединен с входом первого (0,489), (0,367)„, О. (ll) (5) (22)

О. (8) (10) (13) А

Вес 0 -1 -2 -3 -4 (19) (17) (15) (3) (1) (7) (18) (4) (13) (4) (2) (9) (5) (19) (10)

61 (2) Д2

1-й такт

1-й угол (3,4) (1 2) (10) (2) (19) (2) (4) 2-й такт

2-й угол (3,4) (2) (15) (2 1) (10) С (5) (4) (18) (3) (19) (1) (17) (7) (15) 3-й угол (5) (3) (1) (4) (13) (21) (10) (6) (1) (? ) (1) (4) (3) (5) (13) (21) (10)

1 коррекция

Полный 0.

Результат

Результат О. (4) (3) (6) (О, 180), П р и м е ч а н и е. Сдвиг на два Р-ичных разряда вправо на диаграмме показан смещением углов с каждым тактом влево на два разряда.

9 1307455 . 10 слагаемого второго сумматора узла об- ключения коррекции которого являетраэования переноса, входы второго ся вторым входом элемента И, третий слагаемого и переноса которого сое вход которого соединен с выходом ysдинены с выходами суммы и переноса ла коррекции, вход коррекции которо-. соответственно первого сумматора уэ- го является входом коррекции выходла образования переноса, вход "1" ного сумматора, вход выбора основаустройства является входом младшего ния системы счисления которого соераэряда второго слагаемого второго динен с входом кода основания узла. сумматора узла образования переноса, коррекции, вход переноса выходного выход переноса которого является вы- Ю сумматора является вторым входом элеходом переноса выходного сумматора мента ИЛИ, выходы суммы первого и н соединен с первым управляющим вхо- . второго сумматоров выходного суммадом коммутатора, второй управляющий тора соединены с первым и вторым инвход которого соединен с выходом уз- формацонньики входами коммутатора ла ограничения разрядности и являет- 15 выход суммы которого является ся выходом кода унвавления разряд- выходом суммы выходного сумматоностью выходного сумматора, вход от- раДиаграмма умножения

f307455

Составитель Н.Маркелова

Редактор Л.Пчолинская Техред Л.Олейник Корректор А. Ильин

Заказ 1634/49 Тираж 673 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д,4/5

Производственно †полиграфическ предприятие,г.ужгород,ул.Проектная,4