Устройство для умножения комплексных чисел

 

Изобретение относится к вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой, решения систем линейных алгебраических уравнений. Изобретение позволяет работать с числами в дополнительном коде, за счет чего расширяются функциональные возможности устройства. Устройство содержит входные регистры 1-4, сумматоры 5 и 6, группу из п дешифраторов 7, где п - разрядность действительной (мнимой) части множителя, две группы по п коммутаторов % и 9, элементы ИЛИ 10 и 11, мн о говходо вые сумматоры 12 и 13, регистры 14 и 15 результата. Коммутаторы 8 и 9 групп состоят из наборов двухвходовых элементов И, объединенных элементом ИЛИ. 1 ил. с S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБГМН (19) (11) (5))4 (06 F 7 49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ11

/у

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3960642/24-24 (22) 03. 10. 85 (46) 15.03.87. Бюл. У 10 (72} А.А.Мельник и И.Г. Цмоць (53) 681. 325(088. 8) (56) Авторское свидетельство СССР

У 1120316, кл. G 06 Р 7/52, 1983.

Авторское свидетельство СССР

)Г 1103222, кл. С 06 F 7/49, 198I. (54) УСТРОЙСТВО цЛЯ УИНОЖЕНИЯ КОМПЛЕКСНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой, решения систем линейных алгебраических уравнений. Изобретение позволяет работать с числами в дополнительном коде, за счет чего расширяются функциональные возможности устройства.

Устройство содержит входные регистры 1-4, сумматоры 5 и 6, группу из и дешифраторов 7, где n — разрядность действительной (мнимой) части множителя, две группы по и коммутаторов Ц,и 9, элементы ИЛИ 10 и 11, многовходовые сумматоры 12 и 13, регистры 14 и 15 результата. Коммутаторы 8 и 9 групп состоят из наборов двухвходовых элементов И, объединенных элементом ИЛИ. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин 5 с комплексной арифметикой решения систем. линейных алгебраических уравнений.

Цель изобретения — расширение функциональных возможностей за счет умножения комплексных чисел, представленных в дополнительном коде.

На чертеже приведена функциональная схема устройства.

f5

Устройство содержит четыре входных регистра 1-4, два сумматора 5 и

6, группу дешифраторов 7, две группы коммутаторов 8 и 9, элементы ИЛИ

10 и 11, два блока 12 и 13 суммирования частичных произведений, два регистра 14 и 15 результата, входы

16 и 17 действительной и мнимой части мяожииого, входы 18 и 19 действительной и мнимой части множителя, 25 тактовый вход 20, выходы 21 и 22 дей" ствительной и мнимой части результата.

Устройство работает следующим образом. 30

По тактовому импульсу во входные регистры 1 и 2 записывается соответственно действительная КеА и мнимая

ImA части множимого А, а в входные регистры 3 и 4 — соответственно дей35 ствительная ReB и мнимая ImB части . множителя В. На сумматоре 5 выполняется операция вычитания ReA †. ImA путем суммирования дополнительного кода мнимой части ImA с действительной частью КеА. Дополнительный код мнимой части ImA образуется путем ин- вертирования всех разрядов числа с последующим прибавлением единицы к младшему разряду. На сумматоре 6 выполняется суммирование КеА+Хпй. На третий, второй и первый информационные входы первого коммутатора 8 поступает информация соответственно с инверсных выходов регистра 1, прямых выходов регистра 2 .и инверсных выходов сумматора 5, а на первые, третьи и вторые информационные входы остальных коммутаторов 8, ..., 8„, (где n— разрядность входных регистров) из данной группы поступает информация соответственно с прямых выходов регистра 1, инверсных выходов регистра 2 и прямых выходов сумматора 5.

34 2

На второй, первый и третий информационные входы первого коммутатора 9, поступает информация с инверсных выходов соответственно регистров 2 и

I и сумматора 6.

На вторые, первые и третьи информационные входы остальных коммутаторов 9, ..., 9п поступает информация с прямых входов соответственно регистров 2 и 1 и сумматора 6. В зависимости от значений разрядов действительной ReB и мнимой ImB частей множителя В на первом, втором и третьем выходах i-ro дешифратора 7 (где

1,2, ° .., n) устанавливаются коды:

000 (ReBi = 0, InBi = О), 100 (ReBi=

1, InBi = О), 010 (ReBi = О; ImBi=

1), 001 (ReBi = 1, ImBi = i) .

Информация с первого, второго и третьего выходов i-ro дешифратора 7i поступает на первые, вторые и третьи управляющие входы коммутаторов 8 и

9 и устанавливает их в положение, когда на выход поступает информация или с первых (на выходе i-ro дешифратора 7i. код 100), или с вторых (на выходе i-го дешифратора 7i код

010), или с третьих (на выходе i-го дешифратора 7i код 001) информационных входов, или нули (на выходе i-ro дешифратора 7i код ООО).

На выходах первой группы коммутаторов 8 имеют п частичных произведений для получения действительной части произведения. На выходах второй, группы коммутаторов 9 — n частичных произведений для получения мнимой части произведения.

Информация с выхода элемента ИЛИ

10 и с вторых выходов дешифраторов

7,,...., 7п поступает на входы разрядов блока 12 суммирования частичных произведений, веса которых равны весам младших разрядов соответственно первого 8, второго 8, и-го 8 „ коммутаторов.

Информация с выхода элемента ИЛИ

11 поступает на вход разряда блока

13, вес которого равен весу младшего разряда коммутатора 9 . Информация, поступившая на входы блоков 12 и 13, суммируется с учетом весов разрядов и следующим тактовым импульсом записывается в регистры 14 и 15 результата.

Формула изобретения

Устройство для умножения комплексных чисел, содержащее четыре входных

Составитель Н.Маркелова

Техред М.Ходанич Корректор И.Мусжа

Редактор И.Касарда

Заказ 781/51. Тираж 673ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г.ужгород, ул. Проектная, 4

3 129703 регистра, два сумматора, две группы коммутаторов, два блока суммирования частичных произведений, два регистра результата и группу дешифраторов, причем информационные входы. первого и второго входных регистров являются соответственно входами действительной и мнимой -части множимого устройства, информационные входы третьего и четвертого регистров 10 являются соответственно входами дей— ствительной и мнимой части множителя устройства, тактовый вход устройства соединен с входами синхронизации первого, второго, третьего и четвер- 15 того входных регистров результата, выходы первого и второго регистров результата являются соответственно выходами действительной и мнимой части результата устройства, прямой 20 выход первого входного регистра сое- ° динен с первыми информационными входами первого и второго сумматоров и с первыми информационными входами

i-х коммутаторов первой и второй групп (где i = 2,3,..., и и — разрядность действительной и мнимой частей сомножителей), прямой выход второго входного регистра соединен с вторым информационным входом вто- 30 рого сумматора и вторыми информационными входами i-х коммутаторов второй группы, третьи информационные входы которых соединены с прямым выходом второго сумматора, прямой 35 выход первого сумматора соединен с вторыми информационными входами i-x коммутаторов первой группы, выходы

j õ разрядов (где j = 1,2, ... и) третьего и четвертого входных регист-40 ров соединены с первым и вторым входами. j-го дешифратора группы, первый, второй и третий выходы которого соединены с первыми, вторыми и третьими управляющими входами j-х коммута-. торов первой и второй групп, выходы которых соединены соответственно с

j-ми информационными входами первого и второго блоков суммирования частич4 4 ных произведений, выходы которых соединены с информационными входами соответственно первого и второго регистров результата, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей за счет умножения комплексных чисел, представленных в дополнительном коде, в устройство введены первый и второй элементы ИЛИ, при этом инверсный выход первого входного регистра соединен с первыми информационными входами первых коммутаторов первой и второй групп, инверсный выход второго входного регистра соединен с вторым информационным входом первого сумматора, с третьиии информационными входами i-х коммутаторов первей группы и вторым информационным входом первого коммутатора второй группы, третий информационный вход которого соединен с инверсным выходом второго сумматора, второй и третий информационные входы первого коммутатора первой группы сое;,инены соответственно с прямым выходом второго входного регистра и инверсным ввиьодом первого сумматора, первый и третий выходы первого дешифратора группы соединены соответственно с первыми и .вторыми входами первого и второго элементов ИЛИ, второй выход первого дешифратора группы соединен с третьим входом второго элемента ИЛИ. выход первого элемента ИЛИ соединен с первым информационным входом мпадшего разряда первого блока суммирования частичных произведений, второй выход i-ro дешифратора группы соеди-. нен с i-M информационным входом младшего разряда первого блока суммирования частичных произведений, выход второго элемента ИЛИ соединен с первым информационным входом младшего разряда второго блока суммирования частичных произведений, вход переноса первого блока суммирования частичных произведений соединен с входом логической единицы устройства.