Генератор нелинейных двоичных последовательностей максимальной длины

 

Изобретение относится к вычислительной технике и может использоваться в схемах кодирования, идентификации , кольцевого тестирования дискретных устройств, защиты информации от несанкционированного использования в качестве генератора псевдослучайной последовательности. Цель изобретения - расширение класса порождаемых нелинейных двоичных последовательностей максимальной длины. Устройство содержит генератор 1 импульсов , п-разрядный регистр 2 сдвига, сумматор 3 по mod 2, формирователь 4, узел 5 управления, два п-разрядных циклических регистра 6,7 сдвига компаратор 8, счетчик 9, дешифратор 10, делитель 11, блок 12 логических элементов из п элементов ИЛИ, блоки 13, 14 логических элементов из п-1 элементов И, блок 15 логических элементов из п элементов И, блок 16 логических элементов из 2п элементов И, логический элемент ИЛИ 17, логические элементы И 18и 19. 1 з.п. ф-лы, 3 ил. i сл fu.i () КО в

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (51)4 G 06 F 1/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4041174/24-24 (22) 26.02.86 (46) 07,07.87. Бюл. ¹ 25 (71) Институт проблем управления(автоматики и телемеханики) (72) В ° Н. Дынькин, В. E. Лаврусевич и С. С. Мусаелян (53) 681.325(088.8) (56) Golomb S. 11, Shift register

seguences. San-Francisco, HoldenDey, 1967, р. 133, Hemmati F., Alarge class of nonlinear shift register segueuces

IREE Trans. Ind ° Theory, 1982., vol. 28, № 5, р.р, 714-720. (54) ГЕНЕРАТОР НЕЛИНЕЙНЫХ ДВОИЧНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ МАКСКЧАЛЬНОЙ ДЛИНЫ (57) Изобретение относится к вычислительной технике и может использоваться в схемах кодирования, идентификации, кольцевого тестирования дис„„SU„1322245 кретных устройств, защиты информации от несанкционированного испопьзования в качестве генератора псевдослучайной последовательности. Цель изобретения — расширение класса порождаемых нелинейных двоичных последовательностей максимальной длины. Устройство содержит генератор 1 импульсов, п-разрядный регистр 2 сдвига, сумматор 3 по тпой 2, формирователь 4, узел 5 управления, два и-разрядных циклических регистра 6,7 сдвига компаратор 8, счетчик 9, дешифратор

10, делитель 11, блок 12 логических элементов из п элементов ИЛИ, блоки

13, 14 логических элементов из и-1 элементов И, блок 15 логических элементов из и элементов И, блок 16 логических элементов из 2п элементов И, логический элемент ИЛИ 17, логические элементы И 18 и 19. 1 з.п. ф-лы, 3 ил.

1Э22245

Изобретение атнос.итси к Вычислительной технике и M(»((eт и i(01 ib 3 c>B:.òü " ся в схемах кацировання„ ..-(дентификаЦИИ у КОЛЬЦЕВОГO ТЕСTHPOIIQCIHrn lIHCKPPТ""

НЫХ УСТРОйСтВ, ЗаЩИтЬ(ИНфаРМВЦИИ ат !и несанкционированного испо;(ьзавания в качестве генератора псевдослучайной последовательности.

Цель изобретения — раси(ирение класса порождаемых нesiHI(eiI(lbix дваи--ных последовательное тей максимальной длины.

Поставленная цель достигается за счет того, чта предлагаемое устройство генерирует нелинейные двоичные последовательности длины 2 (циклы

Де- Б)зейнар В КОтарых FcTpi чаются Нсе и-мерные двоичные векторы) путем объединения циклов, длины которых i(l преваскадят и. Такую совокупнас(ь циклов (обозначим ее Е„) при различ- . ных начальных состояниях регкс" ра пора;:;.- и дает циклический и-разрядный регистр сдвига, у котарога выход первого раз- и и ряда подключен к входу последнегс> (и-го). Объединение циклов осуществляется iiocpepcTBOM nepe;olla ат одного цикла к другому с помощью и .р сопряженных векторов (с,iI,, апре,г,е-ляемьг(как 3 I)

= (11 о С4и о о о о о 112,)

Л и и1

,((, о 1 2 п о 3 (lr 2 1 где (2,„. е. СГ(2), ; =o;(!21: 8, -. сумма па модулю 2, Для осуществлен((я подобных переходов сопряженные нектар-„I д и 1=3 дОГ(жны принадлех(ать разлячнь(м ци((лам, Число DHKJIOB COBOI(2 DIIOCTH R. которых являются делителями и, апре-.И деляется Выр ажением

121„1 = - Q q(d) r.

d)» гдс Ч функция Эйлера. -Bec вeKTopB.

cl (и; g (((. 022) ап)зедел>(ется: ак п

w = ((„ ОчеВиДноp BPcB BeKTopoB и=1 цикла из R 1„ОДин акОВы, Сле ц13 В а Г ель"" но, любой из векторов произвальнага цикла из R „может сл1глмть В качестве представителя сапряженнои 1(яры HPI(торов для объединения ега с другим циклом, так как сопрях(е(о(ный к этому вектору отличается от него по весу па

1 и находится вне рассматриваемагэ цикла.

Для объединения циклов coBo((>-г.:-(о-. п

R 22 B IIHKJl ДЛИ hbl 2 C. пс1мащью пар сопряженных векторов достаточна

В каждом. цикле в качестве представителя сопряженной нары выбрать произвольный BeKTop ((= (c(,(х „..., 4„), при произвольном фиксированном значении o(", Справедливость сказанного следует из того факта, что при указанном выборе представителей сопряженных пар циклы с весами векторов

i(i=0,1,...,n-1 при d"=0 и i=1,2..., ...,n при o =1) будут объединяться с циклами с Весами векторов i+I при 0 или с циклами с весами векторов при d=1, исчерпывая совокупность

R„. Число переходов па сопряженным парам при генерации цикла де Брейна равно IR,>i -1, поскольку только один цикл, состоящий из единственного вектора (1,1,...,1) при aÐ=0 или (0,0..., ...,О) при ((2=1 не содержит вектора ((=-(o,.а<,о ci.„). Зо время перехода ( о1 одного цикла к другому происходит

ИЗМЕНЕНИЕ ВЕСа 32и ВЕКТОР, СЛЕДУЮЩИЙ за представителем сопряженнок пары, отличается ат него по весу на 1, В каждом цикле с весами векторов и имеется (2 векторов, у которых II"-=1 и соответственна и-3> Векторов, у которых a =-0, Число L различных вариантов выбора ВВКТороВ с1=(o а,(>l ..., „) па одному в ка>3(до((цикле оценивается вь(ражением -1 1 2, 1 Cyl1

1. 7 Ц (и-.() 5=1 гпе 1 х3 обозначает наибольшее целое числа, не превасходяшее 2 . Равенство в выражении (1) дсстигается, напри"= мер, когда n — прсстое число, Вь.бор представителен сопряженных пар при генерацки ц(:.:кла де Брейка осуществляется следующим образом, Пусть ар„ экстремальный па значению вектор (-" НИМа-и(Ь((Ь("- (> „Ê ПРИ мальный (х „„ при "=1) в каждом цикле, Представителем согряженHQH пары выбирается вектор, являющийся k-м цккличеcKHM сдВкгoM (>I(I(g . IIpil зтОм учитываются лишь те сдвиги, в результате которых символ ((„ =((. Число k мо- хет бы-,ь.постоянным для всех циклов !

R о а мажет "-.адаваться в ниде функП ции. От с(, k = f((I )(mod m), (2) где ш=((при c"=1 и о(о и-((при а2 =О. Приведение по модулю m осуществляются с ,-,елью сокращения времени поиска представителей сопряженных пар. Область

3 322245 4 значений функции f зависит от веса Например, можно предложить csiepующее

w, Для различных значений w можно задание линейных функций для случая задавать различные функции f („ ), с"=О:

О, если w=O,n-l,n; з;

ieg (1„2,...,п-2) или р(мин ) < ;, i=0,п-1, если w 1,2,...,n-3; ь;

°,, п/21) (3)

1, если w=2. хвКще(1 2

1=0, иАналогичное задание функций для

d =1 будет:

О, если w=0,l,n; а;

1ЕЯ е(1,2 ф à,n 2) (4) с4,, i 0, и 1, если ч=3,4,...n-11 ч, Ы Р с (1 2,...,Qn/2 1} мам..) =

i=0 п-1, если w=2, очевидно, что функция f может быть также нелинейной, 11ножество нелинейных последовательностей максимальной длины, порождаемых с помощью предлагаемого устройства при d =0, не пересекается с множеством подобных последовательностей при d =-1. Более того, каждой последовательности одного множества соответствует инверсная к ней последовательность другого множества, а мощность обоих множеств одинакова и оценивается выражением .(1). Количество циклов де Брейна, порождаемых с применением функции (3) или (4) оценивается величиной ь-3 .-Pniw1-г п -5п

2(n-1) (2 +2) П 1.(п-Гп/Ф-1)2 +1)7 2 =z

"а Фиг ° 1 представлена функцио- элементов ИЛИ, бло 13 и 14 лог нальная схема генератора нелинейных ческих элементов из (n-1) элементов двоичньгх последовательностей макси- И, блок 15 логических элементов из мальной длины; на фиг. 2 — функцио- и элементов И, блок 16 логических нальная схема узла управления; на элементов иэ 2п элементов И, логифиг, 3 — импульсная диаграмма работы ческий элемент ИЛИ 17, логические узла управления. элементы И 18 и 19.

Устройство (фиг. 1) содержит гене- Узел 5 управления (фиг. 2) содерратор 1 импульсов, и-разрядный ре- жит триггеры 20-25 и счетчик 26, а гистр 2 сдвига, сумматор 3 по mod 2, также логические элементы ИЛИ 27-30 формирователь 4, узел 5 управления, и логические элементы И 31-40. два п-.разрядных циклических регист- Из импульсной диаграммы (фиг. 3) ра 6 и 7 сдвига, компаратор 8, счет- видно, что частота тактовых импульчик 9, дешифратор 10, делитель 11, сов 7. формирователя 4 в Зп раза преблок 12 логических элементов из и вышает частоту импульсов ГИ генерато0CУЩЕ СТВЛЯЯ СДВИГ BJI! B O i» B O)II! I-): Р ЯЗряд с занесением в разряд 2., с(:1(пол . о

С В61ХОДЯ СУММЯТОРЯ .) Q Bb!)i,BTTE)1 - В(,)-хода разряда 2 очередног-.. имволя последовательности п(1 Вь."ход устрой" ства и на первый вхо|т су()ма 00T.B 3„ на установочный вход:. :e сч Illa 9 „. че.рез вход 5„ узла з упряBJ!ения (фиГ, 2 ) НЯ ус танов o "((ые В хо ы т()и)

1" Ер0В 20-25 и счетч-п.я 2(), у с:.. BT- яв=-,.

ЛИВЯЯ ТРИГГЕРЫ В ИСХОД()ОЕ СОСТОЯПИЕ (IIpH K0Topo? (cxeiiIbI И 3 ) I! 32 ты для прохождения си HBJ!B „B. cbleìb(И 33-38 заперты) и з (писывая B с--:Ят"чиках 9 и 26 числа:».. После устаповКИ СХЕМьт ИМПУЛЬС ПИ С:ВОИМ За;(I;:ИМ .ЬрО тОМ ЗаПУСКаЕт фоРМИРОВатЕЛЬ 4 . ВЫРЯбатыВЯ(ощий тактовые импульсы,:ocr у-. па)ощие на вход 5, узла 5 управления

НЯ ВыхОДе 5 узла упр Явлсш !I:: OHIBJ! JI " ется первый импульс "„, (:!(Tl . ),), который производит nepeaai(l(cb lia ).,егистря 2 двоичного векторы. (0„,,0:, ..., ... ... „0T ), ие включающего с.:д.()зол 0(, (разряд 2 ), в cooтBpтствующ-TE ра=р» ды регистров 6 и 7 че)).—: з логичесl(! е блоки 12 и 13 (для ре Гистра 6) 1-::. 1)- ( (для регистра. 7)) а также устанавливает 0 в разрядах 6, (через схему

12„) и 7„, Б обоих регистрах уста"навливается вектор с =:(О„с(.,..., с(,)., Далее определяется минимяльн(,("I по значени.о ВектоР 0с,п(,, сРеды Цикличес-ких сДвигОВ 0(° Импульс (c выхода

5 узг(а управления поступает ITB тактовый вход регистра 7,, осу()(е(г1вляя тт

ЦИКЛПЧЕСКИй СДВИГ В7EВО ПЯ Оттнп РЯЗ-,.f) !/

) 13222 ра 1, Логические схемы срабатывают

ПЕРЕДНИМ ФРОНТОМ ПОС ТУ(ттп0!!(Cг Т;.-МСГУ)тЬса (переход с низкого уров:-:я - Высокий)„ а триггеры перекидываются задним фронтом (переход с Высокого уровня на низкий). Все импульсы,. пе-рекидывя(ощие триггеры (кроме устя-.

ГИ), пос (. (B!0T! ii.. !Ix CT(ET " ные входы.

Заданин функции (2 ) Дня ге;ep B!l(ии (() азличных последовательностей осушествляется дешифратором 10., который имеет и-1 входов и Г1оц и-11 выхо1 дав.

В дальнейшем изложении для о((ределенности примем 0)=-0, а блоки о,)0 и 1 ) ср абать(ва(от за I Tepllo) i o!T(lo)- 0) тактового импульса.

Устройство (фиг. )) работает следующим образом. )т)1(пул(=с РИ ня Вь,"- 20 т ходе гeiiep BTОр Я 1 по стус(ее:т па тв -.-..товый вход и-разрядного Вегис-.. †. Я 2,.

-5 6

1)ЯД В РЕЗУЛЬТЯТЕ КОТОРОГО В РЕГИ СТ

))е 7 ус TB(IBвлив((етca вектоо д = (0(°,, "-),) т 0 ), O)JHOBPPMEÍÍO ИМПУЛЬ С (.„

L поступает на счетный Вход счетчика

26 узла 5, = де текущее число становится равным n- . Следующий импульс

7, появляется на выходах 5 и 5 T

С выхода 5 импульс 0 поступает на

Входы логических злементов блока 16, я также на тактовый вход компаратора 8„,который по переднему фронту

"(,q производит сравнение векторов д"-=- (и o(, поразг.ядно поступающих с регистров 6 и 7 на компаратор через элеме)ITbl лсгическогo блока 16, С Bb( сода 5 импульс ); поступае" на Вход

3 элемента И ) 9, Б случае, если значе)-. .:,TE разряда 7„регистра 7 равно .-Мпульс с проходит через злементы

И !9 и ИЛИ 17 на счетный вход счет-и -a 9, делая его текущее значение .:.B.вным п-1, Одновременно импульс грохоцит на выход KO (конец операции) компараторя 8„ поступая на вход 5„,, -узла ), я также HB. ВыхОд (c, =.0 ), Г

b) если вектор регистра 6 равен вектору регистра 7 и поступает на вход 5 „ узлa 5 или на выход (0(> 0(T ), если удовлетвоояется указанное нера венство, производя своим заг(ним фронГОГ) через блОки лОГических ЯJIEMEIITQB

)5 и 12 перезапись содер>(О(мого регист-. я 7 В регистр 6. Далее с появлением импульса (,, которыч с выхода 5, уз:7я уп)равления поступает на тактовый

В7. oä регистра 7, осуществляя цик)Г:т(еский сдвиг влево на 1 разряд

,я в узле 5 "., пос-упает на счетчик ,ieJIтя текуtl(ee IIicJIO равнь(м и 2) ) о в(санный процесс повторяется еще

1" 2 раза,. В результате чсго в регист= янав 1ивяетс я Вектор о! „„, В счетчике 9 — число гп=п-bl (Ts — вес т-;ЕКТOpa д . ),, КОТОРОЕ ОДНОВРЕМЕННО ус.) янавливается в блоке )1 в качестве

Дел(1теля, НЯ следующем зтапе спреде.) ся е т cs) вели чиня 1 чиci70 цикличес

К.;-; CBВИГОВ !;PI rOPB О, ПОСЛЕ KO ,I горых В реги -ре 6 устанавливается комый предс.тавитель сопряженной пары векторОВ. При зтом величина k у"итывает л(п((ь те сдвиги, В Ьезультяте которых В разряде 6, регистра

6 устганавливае "cs ноль, На тактовый в.од регистра 7 с выхода 5, а также ня вхоц счетчика 26 узла 5 поступает и-й по счету импульс (.g0, котОрь. а, устанавливая в регистре 7 первоначальный вектор ь =(0,0(;...,,,(,), 7 13222 а в счетчике 26 — ноль, с выхода 5 поступает на тактовый вход дешифратора 10. При этом на выходе дешифратора 10 появляется число r которое устанавливается в блоке 11 в качестве делимого, Следующии импульс 42 +< с выхода

5 узла управления поступает на тактовый вход делителя 11, который вычисляет значение k = r(mod m) и про†!О изводит запись вычисленного значения счетчик 9. Импульс | 2„ „ появляется на выходе КО блока 11 и поступает на. вход 5„-, узла управления. Он же появляется на выходе КО счетчика 9 !5 и поступает на вход 5„ узла управления„. если Е=О, Б этом случае искомым представителем сопряженной пары является минимальньй вектор Ы ||| регистра 6, который на. следующем этапе — 20 сравнивается с вектором |(регистра 7 с появлением на выходе 5 узла управления тактового импульса 7 2„,;,„„ (в данном случае j=l). Если же k |." О, то на выходе КО счетчика 9 появляется 1 -й по счету импульс, поступивший ча его счетный вход. Это происходит следующим образом, С ьыхода 5 узла управления на тактовый вход регистра 6, а также на вход элемента

И 18 поступает следующая последовательность импульсов: 12 .2 которые осуществляют циклических сдвигов влево регистра 6 и проходят через схемы И 18 и ИЛИ 17 на счетный вход счетчика 9, если при очередном появлении тактового импульса значение разряда 6, регистра 6 равно 0. Очевидно, что k j и 1 6 (j n-2. Таким образом, импульс 40

+„ с выхода КО счетчика 9 поступает на вход 5 2 узла управления.

Следующий импул| с |.2ь+1+2 с выхода

5, поступает на входы логических элементов блока 16, а также на тактовый 45 вход компаратора 8, который осуществляет сравнение векторов ь и с| .

Он же с выхода КО компаратора 8 поступает на вход 5„ узла управления и с выхоца 5 узла управления на второй вход формирователя 4, приостанавливая своим задним фронтом подачу тактовых импульсов. Если л = д", то импульс |,2, + . появляется на выходе (5 | = а") компар атор а 8 и поступает ла вход 5„узла управления, а также на выходе 5> узла управления и поступает на второй вход сумматора

3 по модулю 2. На выходе сумматора

45 8 устанавливается символ а О+! (ь, символ разряда 2 регистра 2). Б противном случае, -если с | Фа, импульс на выход (o ==а ) не проходит

"2. +, +2 и соответственно на сумматор 3 не поступает, в результате чего на выходе сумматора 3 устанавливается символ и1 °

С появлением следующего импульса

ГИ генератора 1 описанный процесс и повторяется, а за 2 тактов генератора 1 состояния регистра 2 пробегаи ют все 2 п-мерных двоичных векторов. формула и з о б р е т е н и я

1 ° Генератор нелинейных двоичных последовательностей максимальной длины, содержащий генератор импульсов, сумматор по модулю два и и-разрядный регистр сдвига, причем выход первого разряда регистра сдвига подключен к первому входу сумматора по модулю два, выход которого подключен к входу п-го разряда регистра сдвига, к тактовому входу которого подключен выход генератора импульсов, выход первого разряда регистра сдвига подключен к выходу генератора, о т— ли чающий ся тем, что, с целью расширения класса порождаемых нелинейных последовательностей максимальной длины, в него введены два элемента И, счетчик, элемент ИЛИ, делитель, дешифратор, компаратор, два п-разрядных циклических регистра сдвига, блок из и элементов ИЛИ, два блока из (n-1) элементов И, блок из п элементов И, блок из 2п элементов

И, формирователь тактовых импульсов и узел управления, причем тактовый вход узла управления подключен к выходу формирователя тактовых импульсов, первый вход которого подключен к выходу останова узла управления, вход установки которого, установочный вход счетчика и второй вход формирователя импульсов подключены к выходу генератора импульсов, выходы признаков готовности счетчика, делителя и компаратора подключены к входам признаков конца операции счета, конца операции деления и конца операции сравнения узла управления, вход признака "Равно" которого подключен к выходу признака "Равно" компаратора, выход разрешения суммирования узла управления подключен к второму входу сумматора по модулю два, первый выход управле1 3 3

i":-T) K ТЯ"(та)3(3 !! -3 " l,, I 7) (т"

)ЯПН(31-0 Т "Т!Т.-Л)(Ч(-;. Т (3 1) CI )С I,) Я -ТТП-Л)-;

И Г(Е РВ О 1, ВХОДУ Г ЕРШ С)) а ) (- .".IЕ)! l Я 1, ТОРОЙ 7)ХОД КQ (àPQT Q ПОЦ С t13)IC K ИПГ .Ilспоь)у ВЫХОДJ) )ЗТОВ(3ГО ()Яз() "i)iа с и

Ваго з-т3язт3яп170;с цик(п("-.(! ((сат 0

Г ИСТР Я СДБИI Я,, RTQPQ(j Bbl 0!3; УП33ЯВЛЕ" ния ()твиl Qг„уз Ilg )7 .) и я, (c i l ) )i TiQt ь )!а)т)э i к такта)лам - Вхапу Tjта3ага п-развя.f-- О

710ГО П)П(ЛИт(Е Ского 33 ЕГИ СТП;Я СЛВИ!" Я ..

ВЫХОД P ЯЗРЕ(ЯЕГТТ!Я "ТЕ(1!Т!Йа li(11" 3) "7Я ТТТ

Р,. Вт)r)lj;(5(„. ОД(ст(К)т(ЕН l(Г;lK т"0 (С(ГУ,.; ОДУ цеlлифр ятот)я . Выход кОТ(3po! 0 110, TK п3ч-. .71 к Вхо))у !ет!Имаго делитc,,(Г(,„, -ТКQII

)i".. )) (Т .), "!!е)тт! ) ел!(патткл((атlец к пыхал у. с .1: т(1:-11; (Hi(3 Tt ), 3)()l -fbi! 1 tlc I t! Q l cf, TC;l!j P r(5) l . . ) в;((3.,i т:(3TГО О 01 ) 1((35!!(3 !(ат) еп "; -, *,-11((3Г((, т) 0-К Е и тт 5(,7 7 Е f C f f c j 5(. у -3 T i cf -, c ((l .-.i I! f P (т 7;(3 (в)х - опп 1) ). )p Btf(tElfjя (,эя()п.". чн с(l (! . а, ci 0

T1Q f )т(7на (Е(1 т(! ЯК ()ОЬ(0 7 !)ХQ r т (Q (та) Я тара ) первым I;KQ(17,1)bf эл ..:.=. I,Q" И

1;(! )л 3 .св эт(е)!с)п" (B ) i, i (EJ: r: i; lp () Р !) . 07-"

3 3))Я вЂ”;Т;РЯ--)-)ЕНИ57 ifQirl(7(ЮТТЕ; — -,: IiP Г;;:

3-,хс)дя(; элементQI! И т(еп,Q)0 и Втор:. Гс б )!0(,013 ТЛ -„ ) (" " ! P)fTP b((l Т )В

:,1, ); (30! 0 (3ЯЗРЯ)та f; T,-;.1 0 П) --)-Я Эт))!ДН, ГС

1,)(l Ifc"(!)г ГО ЭЛЕ..)С 11. (. )!) а )(тic 1)

) (- .lP.11 " ))3:! (И " ;0 (,, ;) "13,! c 1.; -;I: Т) ) !

,0)т;та (:, ) . -(я И, В)(т с))-;

)"

:.;"J, 1- Тент g (j ..7!)С! и т(JТ) Q(! . СОД 1()3ТОО 07" 0

П " О Р 0 Г 0 1=. 0 П вЂ” и l) Я . 31. Л Г 0;; i СC Г:, С: Г(-),-",; Т! ...;— (тр((КГ! ат. П() (С; »0-3) т; Я С() Л ); ", -, i-,P,.(Э-.- — Л! f

Г ь) cQHibl "., (Cb(P,(" Q .,И ) I(l па--r; I j —.re!()) . П"" i 33) ЕМЕ(! 1 QE! )! т!(3Д С I fc(а))Е)т) ) I" IiC )

Вьfм Вхаттям .-) Tlc::..å TQI3 "f!(j! с;) -:. СВQ. с

710 fl--:"(",- „.(Qi пз т э,†р ;rc,) «, ) Гrl;3 И.!!I . --: -;0"

С)b10 (3Х(? i! .), 1МЕ! ТQCl, ", !Irl I iC ) ) () I tr) кл(ат(е! Iы (,) i)(ап 33(э!1 0 .,., т()73 !. (Ск )1

И(з TI «)T(P! PI; ; —, )(„В)) -0,1,"-). 1),:.!-., !!!!(i (jffr)1.; . -,, - т э ° ((=, TC- -,-.3 (Л) (Т,. ттЕ ПЬ; 1 -(и;))())3",,) .П) i(!31) НЫ)i а .", )! Г!01, ) 0-, дя5М Э тЕEcÅ(l t rl .—, И (. Е 73. ); †.;) Т,.С )-,-". ».= --0-!

30:(О и Г!Еп":.Ilс) ВХО,IÜI "-, !(((:TI" >В .j б,;i,— (СЯ и 3 П ) f(! Tr ",1) !l ()С)"!Ice )Ю =(Р.

:XCcbib3.Ef В 0:)С .Г(; .Òlc 1 71; )(CKQI 1 е(И: 1 )),= сдвига, Выход первого разряда каторого падклю !ен к В-.Qðo,ìó входу второго элемента И, вход дешифрятора подключен к выходам с второ-.î по (.-.й первого циклического регистра сдвпга„ вторые входы элементов И

=!ICKY лз и элементов И подключены к выходу пБопыпе" компаратора, вход п")3I)QIQ операнда которого подключен к Выходам элементов И с первого по и-й блока из 211 элементов И, выходы элементов И с ),и+!)-I o IIQ 2п-й которого подключены к входу второго

Операнда компарятора, выходы элеменгатэ И вта!3аго блока из (и-! ) злемен 013 И подключены к входам с второго

::Q 1-й Второго циклического регистра Т 1 3 И 1" Я .

2, ГеjepPTop па и, !. о т л и—

Ю m И и С Я Tt Ic. Чта УЗЕЛ УПРаВле(ия coqep)cHт шесть триггеров, счет(нк, четыре элемента ИЛИ, десять

)л(jìåf(TQH И„причем Входь(установки

:3СС.Х ГPIcf" ÃÅP0Â И УСтЯНОВОЧНЫй ВХОД сч.":ГHH. à объединены и подключены к в .Оду установки узла, тактовый вход ..(QTQT30ãQ подключен к первым входам

li(); ваго, второго,. Третьего, четвер ОГО и пЯтОГО элем(нтав И, прямои Вы. Од первого т(риггера падкл(ачен к вто3;ому входу первого элемента И, выход †;..:тарага подключен к информационному

Г)::аду первого триггера и выходу перез гиси ifç. ÿ -тнверсный выход и(рВОГО

) рпггеря Г(адкл!ачен к второму Входу BTQ па(0 элемента И) третий вход которого

I 0 "к:пачеп к пт)ямаму ВыхОДу В то О ОГО три! Гep инвс 7)(1 "Iый выхОд KQTopОГО под(слюче!." Ic E!TО!30му Входу третьего э с ;е ITQ И,, третий вход которого 1:;3cpTb1é вход второго элемента И

-(сд-;л(ачены к прямому выходу третьего

,3!лггеря, .информационный вход котороГС (ОДКГ(ЮЧЕН К -bfXQgcJ IIPPBO Q S. IPMelj ап ЛИ,. первь:й вход которого объедипервым входом второга элемента тг(!(. Выходам с»е.чика и является пых;3дам разрешения дешифрации узла, ". ()pQT! Вход первого элемента ИЛИ, -т)л Верспь Й Вход шестого элемента И, пря::ай пхад седьмаг(3 элемента И и

;.::(J:ормяциаппый вход четвертого тригГГ3я :(-одкпачены K входу признака кап=,:-.! Операции счета узла второй

1!хат;. Второго э;!емента ИЛИ, прямой .Кад и!естÎг0 элемента И и инверсный

-:ха:; седь IQTQ элеме (Ta И объединены и и.;,:1кла(ены к входу признака Конец

1322245

12 операции деления узла, вход призна-. ка "Конец операции сравнения" которого подключен к первому входу восьмого элемента И и первому входу третьего элемента ИЛИ, второй вход которого, счетный вход счетчика и второй выход управления сдвигом узла подключены к выходу второго элемента И,пятый вход которого и первый вход девятого элемента И подключены к прямому выхо- 10 ду четвертого триггера, инверсный выход которого подключен к второму входу восьмого элемента И и первому входу десятого элемента И, второй вход которого подключен к входу приз- 15 нака Равно" узла, выход третьего элемента ИЛИ подключен к информационному входу второго триггера, .выход второго элем,"=:-та ИЛИ подключен к информационному входу пятого триггера, 20 инверсный выход которого подключен к второму входу пятого элемента И, выход которого подключен к выходу разрешения деления узла, выходы шестого и седьмого элементов И подключены к первому и второму входам четвертого элемента HJIH, выход которого подключен к информационному входу шестого триггера, инверсный выход которого подключен к второму входу четвертого элемента И, выход которого подключен к первому выходу управления сдвигом узла, выход останова которого подклад чен к выходу восьмого элемента И, выход третьего элемента И подключен к второму входу девятого элемента И и является выходом разрешения сравнения узла, выход управления счетом которого подключен к выходу девятого элемента И, выход десятого элемента И подключен к выходу разрешения суммирования узла.

132224 5

Составитель С. Курош

Редактор А. Ворович Техред А.Кравчук Корректор Л. Пилипенко

Заказ 2864/44 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полигра(ическое предприятие, r, Ужгород, ул. Проектная, 4