Устройство для вычитания

Авторы патента:

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

Изобретение относится к области вычислительной техники и предназначено для вычисления разности двух чисел В:прямом кГоде. Цель изобретенияувеличение быстродействия. Устройство для вычисления содержит генератор импульсов, элемент И, первый и второй счетчики, первый и второй дешифраторы нуля, компаратор, селектор и блок управления. 4 ил. 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (5))4 G 06 F 7 50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Гч

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСНОМ .Ф СВИДЕТЕЛЬСТВУ (21) 3988239/24-24 (22) 06.12.85 (46) 07.05 ° 87. Бюл. №- 17 (72) С.З. Кручинин и Е.А. Коростелева (53) 681.325.5(088.8) (56) Авторское свидетельство СССР № 920709, кл. G 06 F 7/50, 1980.

Авторское свидетельство СССР

¹ 771668, кл. G 06 F 7/50, 1979. (54) УС ТРОЙСТВО ДЛЯ ВЫЧИТАНИЯ (57) Изобретение относится к области вычислительной техники и предназначено для вычисления разности двух чисел в прямом коде. Цель иэобретенияунеличение быстродействия. Устройство для вычисления содержит генератор импульсов, элемент И, первый и второй счетчики, первый и второй дешифраторы нуля, компаратор, селектор и блок управления. 4 ил.

1 13090

Изобретение относится к вычислительной технике и предназначено для вычисления разности двух чисел в прямом коде.

Цель изобретения вЂ” увеличение 5 быстродействия.

На фиг. 1 представлена структурная схема устройства для вычисления разности двух чисел; на фиг. 2вЂ” структурнаа схема блока управления, 10 на фиг. 3 вЂ” структурная схема селектора; на фиг. 4 вЂ” алгоритм работы устройства.

Устроиство для вычисления разности двух чисел (фиг. 1) содержит гене- 15 ратор 1 импульсов, элемент И 2, первый 3 и второй 4 счетчики, первый 5 .. и второй 6 дешифраторы нуля, блок 7 управления, компаратор 8, селектор

9 и имеет вход 10 уменьшаемого уст- 20 ройства, вход 11 вычитаемого устройства, управляющий вход 12 записи устройства, выход 13 знака результата устройства, выходы 14-19 блока 7 управления, выход 20 результата устройства.

Блок 7 управления (фиг. 2) содержит первый 21 и второй 22 триггеры остановки, триггер 23 знака, триггер 24 режима, элемент ИЛИ-НЕ 25, девять элементов И 26-34, три элемента HJIH 35-37 °

Селектор 9 (фиг. 3) содержит два элемента И 38 и 39, элемент ИЛИ 40.

На фиг. 4 использованы следующие со- 35 кращения: ТЗН вЂ” триггер знака; ТРЖвЂ” трйггер режима, ТОСТ вЂ” триггер останова; СЧА вЂ” первый счетчик, СЧВ вЂ” второй счетчик; В вЂ” максимальное значение вычитаемого.

Устройство работает следующим образом„

Сигналом "Запись" с входа 12 уменьшаемое заносится в счетчик 3, а вычитаемое вЂ” в счетчик 4, оба. триггера

21 и 22 остановки, триггеры 23 и 24 устанавливаются в "0". При этом на выходе компаратора 8 формируется единичный сигнал, если вычитаемое 50 не больше половины своего максимального значения. Например, если устройство рассчитано на вычитание двух шестнадцатиричных цифр, то компаратор должен выдавать "1" при значении

55 вычитаемого меньше восьми. Если вычитаемое не больше половины максимального значения, то 1 с выхода компаратора 8 записывается в триггер

18 2

24 и вычитание производится по следующему алгоритму: первый 3 и второй 4 счетчики настраиваются на режим вычитания, поскольку сигнал с прямого выхода триггера 24 поступает на управляющий выход 17 блока 7, задающий режим вычитания на счетчике 4, а инверсный выход триггера 23 разрешает подачу сигнала с прямого выхода триггера 24 через элемент 34 на управляющий выход 15 блока 7, задающий режим вычитания на счетчике 3. Триггер 22 при этом остается в нулевом состояиии, поскольку íà его единичном входе постоянно находится "0" с выхода элемента 26, так как на третьем входе элемента 26 находится

"0" с инверсного выхода триггера 24.

Поэтому сигнал на выходе блока 7, управляющий элементом 2, формируется под управлением дешифратора 6.

Если состояние счетчика 4 отлично от

"О", то дешифратор 6 выдает нулевой сигнал, который проходит через элементы 33 и 35, и импульсы от генератора 1 через элемент 2 поступают на счетные входы счетчиков 3 и 4, уменьшая .их содержимое.

:Вычитание происходит до обнуления счетчика 4, при этом дешифратор 6 выдает единичный сигнал, который, пройдя через элементы 33 и 25, запрещает прохождение импульсов через элемент 2. При этом разность с выхода счетчика 3 проходит через селектор 9 под управлением сигнала 18, сформированного на элементе 37 из прямого сигнала с выхода триггера 24.

Если вычитаемое меньше уменьшаемого, то состояние счетчика 3 не проходит через "0", поэтому триггер

23 остается в нулевом состоянии и разность получается на счетчике 3 в прямом коде и передается на выход 20 результата, на выходе 13 фиксируется знак разности "+" в виде логического

"0"

Если вычитаемое больше уменьшаемого, то до обнуления счетчика 4 первым обнуляется счетчик 3, при этом сигнал с выхода дешифратора 5 через элементы 30 и 35 устанавливает триггер 23 в состояние "1", что вызывает прохождение сигнала с прямого выхода триггера 23 через элемент 36 на управляющий выход 14 блока 7 и переключение режима счетчика 3 на сложение.

13090

В результате вычитания, которое заканчивается обнулением счетчика 4, на выходе 20 фиксируется разность в прямом коде, а на выходе 13 фиксируется знак разности "- в виде логической "1".

Если вычитаемое больше половины максимального значения, то логический "0" с выхода компаратора 8 оставляет триггер 24 в нулевом состоянии 1О и управление элементом 2 зависит от состояния триггера 22. В исходном состоянии триггеры 21 и 22 находятся в нулевом состоянии и если дешифратор 5 не фиксирует нулевое состоя- 15 ние счетчика 3, то на выходе элемента 25 формируется логическая "1", разрешающая прохождение импульсов с генератора I через элемент 2 на счетные входы счетчиков 3 и 4. При i0 этом на обоих счетчиках задан режим сложения, поскольку управляющий выход

16 блока 7 имеет значение "1" за счет нулевого состояния триггера 24, и управляющий выход 14 блока 7 также имеет значение "1", сформированное иэ сигнала с инверсного выхода тригФ гера 24 на элементе 36. Если уменьшаемое больше вычитаемого, то первым обнуляется счетчик 3. При этом дешифратор 5 выдает единичный сигнал в блок 7, который проходит через элемент 26 (триггер 21 находится в нулевом состоянии) и устанавливает триггер 22 в "1". Таким образом, вычита- 35 ние заканчивается обнулением счетчика 4, после чего дешифратор 6 выдает сигнал в блок 7, который, пройдя через элемент 27, устанавливает

"0" на выходе элемента 25, запрещая 4О

1прохождение импульсов счета через элемент 2. Результат, сформированный в прямом коде на счетчике 3, поступает на выход 20, так как сигнал на выходе 19 блока 7, сформированный на 45 элементе 32, находится в единичном состоянии. Знак результата "+" соответствует состоянию триггера 23 "0"..

Если уменьшаемое меньше вычитаемого, то первым обнуляется счетчик 4.

При этом дешифратор 6 выдает единичный сигнал в блок 7, что вызывает установку в единичное состояние триггера 21. Таким образом, установка триг-5 гера 22 в единичное состояние не происходит и вычитание продолжается до обнуления счетчика 3. Триггер 23 при этом устанавливается в состояние

18 4

"1" сигналом с выхода элемента 29 и элемента 35. При обнулении счетчика

3 дешифратор 5 выдает сигнал в блок 7 7, где он проходит через элемент 28, устанавливая на выходе элемента 25 логический "0", запрещающий прохождение счетных импульсов через элемент 2. Результат, сформированный на счетчике 4 в прямом коде, поступает на выход 20 через селектор 9, так как сигнал на выходе 18 блока 7, сформированный на элементе 31,находится в состоянии "1". Знак результата соответствует состоянию триггера 23

}} 1 }}

Формула изобретения

Устройство для вычитания, содержащее генератор импульсов, элемент И, первый и второй счетчики, первый и второй дешифраторы нуля, причем выход генератора импульсов соединен с первым входом элемента И, выход которого соединен со счетными входами первого и второго счетчиков, установочные входы которых соединены с входом разрешения запиеи устройства, выходы первого и второго счетчиков соединены соответственно с входами первого и второго дешифраторов нуля, информационные входы первого и второго счетчиков соединены соответственно с входом уменьшаемого и входом вычитаемого устройства, о т л и ч а ю щ ее с я тем, что, с целью увеличения быстродействия, в него введены блок управления, компаратор, селектор, элемент ИЛИ, причем вход разрешения записи устройства соединен с входом установки блока управления, первый выход которого соединен с вторым входом элемента И, выходы первого и второго счетчиков соединены соответственно с первым и вторым информационными входами селектора, выход которого соединен с выходом результата устройства, второй выход блока управления соединен с выходом знака результата устройства, третий и четвертый входы блока управления соединены соответственно, с входом управления вычитанием и с входом управления сложением первого счетчика, пятый и шестой выходы блока управления соединены соответственно с входом управления вычитанием и с входом управления сложением второго счетчика, седьмой и вось1309018 мой выходы блокауправления соединены соответственно с первым и вторым входами управления селектора, выход второго счетчика соединен с входом компаратора, выход которого соединен с входом признака режима работы блока управления, выходы первого и второго дешифраторов нуля соединены соответственно с первым и вторым входами признака окончания работы блока управления, причем блок управления содержит девять элементов И, три элемента ИЛИ, первый и второй триггеры остановки, триггер знака, триггер режима и элемент ИЛИ-НЕ, причем вход установки блока управления соединен с входами установки в "0" первого и второго триггеров остановки, триггера знака и триггера режима, вход признака режима работы

20 блока управления соединен с единичным входом триггера реж п а, прямой выход которого соединен с шестым выходом блока управления, первыми входами первого, второго, третьего элементов И блока управления и первым входом первого элемента ИЛИ блока управления, выход которого соединен с седьмым выходом блока управления, первый вход признака окончания работы блока управления соединен с первыми входами четвертого и пятого элементов И блока управления и вторым входом третьего элемента И блока управления, выход которого соединен 35 с первым входом второго элемента ИЛИ блока управления, выход которого соединен с единичным входом триггера знака, прямой выход которого соединен с вторым выходом блока управле- 40 ния и с первым входом третьего элемента ИЛИ блока управления, второй вход которого соединен с вторым входом пятого элемента И блока управления, первыми входами шестого, 45 седьмого, восьмого элементов И блока

6 управления, пятым выходом блока управления и инверсным выходом триггера режима, второй вход признака окончания работы блока управления соединен с первым входом девятого элемента И, единичным входом первого триггера остановки, вторыми входами первого и шестого элементов И блока управления, выход шестого элемента

И блока управления соединен с вторым входом второго элемента ИЛИ блока управления„ выходы третьего элемента

ИЛИ блока управления и второго элемента И блока управления соединены соответственно с третьим и четвертым выходами блока управления, инверсный выход триггера знака соединен с вторым входом второго элемента И блока управления, второй вход первого эпемента ИЛИ блока управления соединен с выходом седьмого элемента И блока управления, второй вход которого соединен с выходом четвертого элемента И блока управления и первым входом элемента KlH-HE, второй вход которого соединен с выходом первого элемента И блока управления, выход первого триггера остановки соединен с третьим в:ходом пятого элемента И блока управления, выход которого соединен с единичным входом второго триггера остановки, инверсньгй выход которого соединен с третьим входом шестого элемента И и вторым входом четвертого элемента И блока управления, прямой выход второго триггера остановки соединен с вторым входом девятого элемента И блока управления, выход которого соединен с вторым входом восьмого элемента И блока управления и третьим входом элемента ИЛИ-НЕ, выход которого соединен с первым выходом блока управления, выход восьмого элемента И блока управления соединен с восьмым выходом блока управления °

1309018

Составитель M.Åñåíèíà

Техред В.Кадар

Корректор С Шекмар

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Редактор Н.Тупица

Заказ 1799/41

Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, R-35, Раушская наб., д. 4/5

Изобретение относится к вычислительной технике, а именно к вычислительным системам параллельной обработки данных, может быть использовано при выполнении операций суммирования чисел и определения максимального или минимального числа из массива чисел

Устройство для сложения 2 @ чисел // 1305665

Изобретение относится к вычислительной технике и предназначено для выполнения операции суммирования

Двоично-десятичный сумматор // 1305664

Изобретение относится к вычислительной технике и может быть использовано для сложения двоично-десятичных чисел в арифметических устройствах ЦВМ

Устройство для алгебраического вычитания // 1297036

Изобретение относится к автоматике и вычислительной технике и может быть использовано в арифметических устройствах электронных цифровых вычислительных машин| и в цифровых измерительных приборах

Устройство для алгебраического сложения // 1297035

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах электронных цифровых вычислительных i машин и в цифровых измерительных при борах

Устройство для суммирования // 1295385

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых вычислительных машин, работающих в двоичной и десятичной арифметике

Узел формирования переноса в сумматоре // 1291969

Изобретение относится к вычислительной технике и электронике и может быть использовано при построении арифметико-логических устройств обработки цифровой информации, в частности при построении мносвразрядных сумматоров в качестве формирователя ускоренного переноса

Накапливающий сумматор // 1291968

Изобретение относится к области - вычислительной техники и может быть использовано в процессорах ЭВМ и цифровых устройствах автоматики

Устройство для суммирования двух чисел с плавающей запятой // 1290300

Изобретение относится к области вычислительной техники и может быть использовано при построении арифметических устройств вычислительных машин с плавающей запятой

Арифметическое устройство // 1290298

Изобретение относится к области вычислительной техники и может быть использовано при построении процессоров ЭВМ и устройств обработки цифровой информации

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Сумматор кодов "1 из n" // 2129730

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Вычислительное устройство // 2132083

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Способ суммирования чисел // 2145113

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Схема ускоренного переноса (варианты) // 2149443

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Одноразрядный сумматор на моп транзисторах // 2152641

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Схема ускоренного переноса (варианты) // 2155371

Реконфигурируемый асинхронный сумматор-умножитель // 2159464

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда