Синхронный делитель частоты на 9 на @ -триггерах

 

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники в синтезаторах частот . Синхронный делитель частоты (СДЧ) на 9 на JK-триггерах содержит JK-триггеры 1-4, шину (Ш) 5 и Ш 6 сброса, Ш 7 логической единицы, элемент И 8 и входную Ш 9. Введение новых электрических связей между функциональными элементами повышает быстродействие СДЧ. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

O9) (Иф

584 А1 (50 4 Н 03 К 23/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3991143/24-21 (22) 18. 12.85 (46) 30.04.87. Бюл. N - 16 (72) Ю.А,Базалев и В,И.Мяснов (53) 621.374.4(088.8) (56) Будинский Я. Логические цепи в цифровой технике. Пер. с чешск.

М.: Связь, 1977, с. 245..

Авторское свидетельство СССР

9 1148118, кл. Н 03 К 23/84, 1983 ° (54) СИНХРОННЬЫ ДЕЛИТЕЛЬ ЧАСТОТЫ НА

9 НА JK-ТРИГГЕРАХ (57) Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники в синтезаторах частот. Синхронный делитель частоты (СДЧ) на 9 íà JK-триггерах содержит

JK-триггеры 1-4, шину (Ш) 5 и Ш 6 сброса, Ш 7 логической единицы, элемент И 8 и входную Ш 9. Введение новых электрических связей между функциональными элементами повышает быстродействие СДЧ. 2 ил.

1 13075

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники и в синтезаторах частот.

Цель изобретения — повышение быстродействия.

На фиг. 1 приведена электрическая функциональная схема устройства, на фиг. 2 — временные диаграммы, поясняющие его работу. 10

Синхронный делитель частоты на 9 на JK-.òðèããåðàõ содержит первый, второй, третий и четвертый JK-триггеры

1-4, С- и R-входы которых соединены соответственно с тактовой шиной 5 и с шиной 6 сброса, К-входы первого и второго JK-триггеров 1 и 2 соединены с шиной 7 логической единицы, прямой выход первого и инверсный выход третьего JK-триггеров 1 и 3 соединены со- 20 ответственно с первым и вторым входами элемента И 8, выход которого соединен с выходной шиной 9, инверсный выход первого 3К-триггера 1 соединен с J-входом второго JK-триггера

2, прямой выход которого подключен к К-входу четвертого JK-триггера 4, и к 3- и К-входам третьего JK-триггера 3, прямой выход которого соединен с J-входом четвертого JK-триггера 4, прямой выход которого соединен с J-входом первого JK-триггера 1.

Устройство работает следующим обр азом.

Б исходное состояние устройство устанавливается при подаче сигнала на шину 6, при этом все JK-триггеры

1-4 устанавливаются в нулевое состояние и на шине 9 также устанавливается нулевой (логический) уровень.

Поступающие на шину 5 импульсы (фиг. 2а) воздействуют на С-входы всех JK-триггеров. При этом если на

J- и К-входах данного JK-триггера имеются нулевые уровнй, то состояние этого,Ж-триггера не изменяется. Если на J- и К-входах данного 3К-триггера имеются единичные уровни, то состояние этого JK-триггера изменяется на противоположное (из нулевого в единичное или наоборот). Если íà Jвходе данного JK-триггера имеется ну84 2 левой уровень, а на его К-входе единичный уровень, то этот JK — триггер устанавливается в нулевое состояние (или подтверждается такое состояние) .

Если на J-входе данного 3К-триггера имеется единичный уровень, а на его

К-входе — нулевой уровень, то этот

3К-триггер устанавливается в единичное состояние (или подтверждается такое состояние) .

Используя указанный алгоритм работы 3К-триггеров, получим последовательное во времени переключение

JK-триггеров 1-4 (фиг. 2б, в, г, д) .

После поступления восьмого импульса на шины 5 на прямом выходе JK-триггера- 1 и на инверсном выходе,Ж-триггера 3 устанавливаются единичные уровни, что приводит к формированию сигнала переноса (фиг. 2е) на выходе элемента 8 (и на шине 9).

После поступления девятого импульса на шину 5 устройство возвращается в исходное состояние. Далее цикл работы повторяется.

Формула изобретения

Синхронный делитель частоты на 9 на JK-триггерах, содержащий первый, второй, третий и четвертый JK-триггеры, С-вхоцы и R-входы которых соединены соответственно с тактовой шиной и с шиной сброса, К-входы первого и второго JK-триггеров соединены с шиной логической единицы, прямые выходы первого и второго 3Ктриггеров соединены соответственно с первым входом элемента И и с K-входом четвертого JK-триггера, и выходную шину, отличающийся тем, что, с целью повышения быстродействия, инверсный выход первого

JK-триггера соединен с J-входом второго JK-триггера и с J- и К-входами третьего 3К-триггера, инверсный выход которого соединен с вторым входом

1 элемента И прямой выход — с J-вхоФ дом четвертого JK-триггера, прямой выход которого соединен с J-входом первого JK-триггера, при этом выход элемента И соединен с выходной шиной.

1307584

Составитель А.Соколов

Техред M.Ходанич Корректор M fllapo

Редактор И,Рыбченко

Тирад 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 1641/55

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4