Синхронный делитель частоты на 17
Изобретение может быть использовано для построения хронизаторов, цифровых синтезаторов частоты и т.д. Цель изобретения - повышение надежности в работе устройства. Делитель частоты содержит 1К-триггеры 1-5, элементы И 6 и 7 и шины 9-12 сброса, выхода и логической единицы соответственно . Присоединением 1К-триггеров 1-5 последовательно напрямую, либо через элементы И 6 и 7 с подачей на входы 1 -триггеров тактовых импульсов логические управления для всех IK-триггеров значительно упрощаются. 2 ил., 1 табл.
СО1ОЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
А1 (19) (11) (51) 4 Н 03 К 23 40
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н АBTOPCHOMY СВИДЕТЕЛЬСТВУ г,3
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР.
Il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21);3936808/24-2 1 (22) 06.08.85 (46) 23 .01 .87 . Бюл . Ф 3 (72) В.И.Мяснов (53) 621;374.3(088.8) (56) Будинский Я. Логические цепи в цифровой технике: Перев. с чешск.—
M.: Связь.
Алексенко А.Г. Микросхемотехника. -М.:Советское радио,1 977, с.139. (54) СИНХРОННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ НА 17 (57) Изобретение может быть использовано для построения хронизаторов, цифровых синтезаторов частоты и т.д.
Цель изобретения — повышение надежности в работе устройства. Делитель частоты содержит IK-триггеры 1-5, элементы И 6 и 7 и шины 9-12 сброса, выхода и логической единицй соответственно. Присоединением IK — òðèããåðîâ
1-5 последовательно напрямую, либо через элементы И 6 и 7 с подачей на входы IK òðèããåðîâ тактовых импульсов логические управления для всех
IK-триггеров значительно упрощаются.
2 ил.; 1 табл.
1285593
Изобретение относится к цифровой технике и может быть использовано, например, для построения хронизаторов, цифровых синтезаторов частоты, электромузыкальных инструментов и
T ° п
Цель изобретения — повышение надежности работы путем уменьшения скважности импульса переноса на выходе устройства. 10
На фиг.1 приведена функциональная схема синхронного делителя частоты на 17; на фиг.2 — временные диаграммы работы устройства.
Синхронный делитель частоты на 17 содержит первый-пятый IK-триггеры
1 — 5, первый 6 и второй 7 элементы
И, тактовую шину 8, шину 9 сброса устройства и ьыходные шины 10 и 11, а также шину 12 логической единицы.
Счетные входы всех IK-триггеров
1 — 5 соединены с тактовой шиной 8, R-входы всех IK-триггеров 1 — 5 соединены с шиной 9 сброса устройства, выходы пятого IK òðèããåðà 5 являются выходными шинами 10 и 11 устройства.
Прямой выход первого ЕК-триггера
1 соединен с I- и К-входами второго ,IK-триггера 2, прямой выход которого соединен с первым входом первого
30 элемента И б и с I-входом третьего
IK-триггера 3, прямой выход которого соединен с вторым входом первого элемента И б и с первым входом второго элемента И 7, выход которого соецинен с I- и К-входами пятого IK-триггера 5, инверсный выход которого соеДинен с I-входом че»;вертого IK-триггера 4, прямой выход которого соединен с I-вхоцом первого IK-триггера 1, ин40 версный выход которого соединен с третьим входом элемента И 6, выход которого соединен с K-входом четвертого ЕК-триггера 4, инверсный выход которого соединен с вторым входом второго элемента И 7 и с К-входом третьего ЕК-триггера, К-вход первого IKтриггера 1 соединен с шиной логической единиць», прямой выход второго
IK-триггера 2 соединен с I-входом третьего IK-триггера 3. . Вследствие такой схемы соединений элементов логические уравнения» для
I- и К-входов всех ЕК-триггеров I — - 5
5S синхронного, целителя частоты на 17 следующие (фиг.l):
Е(= 4; .Е,=-,; Е,=0 ; I =Qg,I,.=qqq, « -""1 "!Кг=Ч» К =Ч4 K4 -(»Ч Чз К =Q Q4
На фиг.2 обозначено: < — порядковый номер состояния предлагаемого синхронного делителя частоты на 17 на IK-триггерах, порядковый номер входного тактового импульса на тактовой шине 8; a — входной сигнал на тактовой шине 8; b — сигнал Q» на прямом выходе Q» первого ЕК-триггера ); сигнал Я на прямом выходе Я второго IK-триггера 2; Z — сигнал Q»» на прямом выходе Q> третьего !IK-тригге- ра 3; ) . — сигнал Я4 на прямом выходе Q< четвертого ЕК-триггера 4; е сигнал Я на прямом выходе Q IK; триггера 5.
Примем, что IK-триггеры 1 — 5 устройства переключаются под действием отрицательного перепада сигнала в момент его изменения с высокого уровня (логической единицы!до низкого уров" t ня (логического нуля) на входной тактовой шине 8.
Работа синхронного делителя частоты полностью определяется логическими уравнениями для I- и К-входов его
IK-триггеров.
По сигналу "Сброс", поступающему по шине 9 сброса устройства, по входам Е все IK-триггеры 1 — 5 устанавливаются в исходное нулевое состояние. В этом случае при i=0 (фиг.2) состояния выходов равны: (»=0; (4=0; Я,=О; »,=0; Q 0.
На основании логических уравнений I- и К-входов IK-òðèããåðoâ 1 — 5 состояния входов следующие: (=(»».=09 I =0» =0 ф I =Q =0; I Q = 1
I =qо, =-=о;
К,,=1; К,= О,=О; Кз=О =1; К =-q Q Q
Поскольку ЕК-триггер по последующему входному тактовому импульсу на тактовой шине 8 при I=0 и I(=0 не изменяет своего состояния, при I--1 и
К=l переключается в противоположное состояние, при I=-1 и К = 0 переключается в состояние логическои единицы, а при I = 1 и К = 0 — в состояние логического нуля, то по первому входному тактовому импульсу на тактовой» шине 8 четвертый IK — триггер 4 переключается в состояние логической единицы, а остальнь»е IK-триггеры 1, 2, 3 и 5 не изменяют своего состояния (фиг.2, при =1) . При этом состояния выходов равны:
q,-=0; q,==-о; q,==-о; q,=-=1; q,=-=о.
1285593 4
Q l; Q О; Q O; Q l; Q 0;
Е,=l; I.,-=1; I,=-=О; I =1- I =О;
4- 1
В третьем такте (фиг.2, р i=3) состояния выходов и входов равны:
Q! О! Qgl Q =O (!=! Я О!
Состояния Выходов и вхОДОВ IK триггеров 1 — 5 при всех сведены в таблицу.
1 4 3 1Ф Ql Ф 5 Ф 4 Э
0 0 0 0 0 0 0 0 1 0 0 1 0 . 0 0
1 0 1 0 О 0 0 0 1 0 0 О О 0 . 1 I
2 О 1 0 0 1 О 0 1 0 О 0 1 1 1
3 0 1 0 1 0 0 0 1 0 1 0 0 0 1 1
4 0 1 1 1 1 0 0 1 0 1 0 1 1 1 1
5 О 1 1 0 0 0 0 1 0 0 0 0 0 1 1
6 0 1 1 О 1 0 0 1 0 0 0 1 1 1 1
7 0 1 1 1 0 0 0 1 1 1 0 0 О 1 1
8 О 0 1 1 1 1 1 1 0 1 1 1 1 0 1
9 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1
10 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1
11 1 1 0 I 0 0 0 0 0 1 0 0 0 1 1
12 l
l3 1
1 1 1 1
0 0 1 0
0 0 О
1 1 1 1 0 0
0 0 0
0 О 1
1 1 1 1 !4 1 1 1 0 1 0 0 О 0 0 0
15 1 1 1 1 0 0 0 0 1 1 0. 0 0 1 1
16 1 0 1 1 1 I 1 0 0 1 1 1 1 0 1
Изменяются и состояния входов:
I!=1, Ig=O; Еэ=О; Iq=1; I =О;
К1-1, К,-О, К.,-О, К,-О, К -О.
В результате по следующему, второму, входному тактовому импульсу на шине 8 синхронный делитель частоты на 17 на IK-триггерах переходит в свое второе состояние (фиг.2, при
i=2), которое характеризуется следующими значениями состояний выходов и входов IK-триггеров:
По семнадцатому тактовому импульсу устройство возвращается в исходное нулевое состояние и затем при непрерывном поступлении тактовых импульсов по тактовой шине 8 начинается новый цикл работы, который повторяется через каждые 17 входных тактовых импульсов на тактовой шине 8.
Использование предлагаемого синхронного делителя частоты 17 по сравнению с известным позволяет уменьшить количество элементов и цепей, что приводит к упрощению устройства, снижению потребляемой мощности и повышению надежности работы. При этом длительность пеСоставитель С.Клевцов
Техред JI.,Îëåéíèê Корректор Е.Сирохман, Редактор H.Òóëèöà
Заказ 7535/57 Тираж 899 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
1.13035, Москва, Ж-35, Раушская наб., д.4!5
Производственно-полиграфическое предприятие, г.ужгород,ул.Проектная,4.
5 I 2855 реноса увеличивается в 8 раз по сравнению с известным, что позволяет использовать на выходе предлагаемого устройства элементы, быстродейСтвие которых может быть в 16 раз ниже.
Формула и з о б р е т е н и я
Синхронный делитель частоты на 17, содержащий первый-пятый IK-триггеры 117 и первый и второй элементы И, счетные входы всех IK-триггеров соединены с тактовой шиной устройства, Rвходы всех IK-триггеров соединены с шиной сброса устройства, выходы пятого IK-триггера являются выходными шинами устройства, при этом К-вход первого IK-триггера соединен с шиной логической единицы, прямой выход— с I- и кК-входами второго. IK-триг- 20 гера, прямой выход которого соединен с первым входом первого элемента И, 93 6 выход которого соединен с К-входом четвертого IK-триггера, прямой выход третьего IK-триггера соединен с вторым входом первого элемента И и с первым входом второго элемента И, отличающийся тем, что, с целью повышения надежности работы путем уменьшения скважности импульса переноса на выходе устройства, инверсный выход четвертого ЕК-триггера. соединен с К-входом третьего IK-триггера и с вторым входом второго элемента И, выход которого соединен с
I- и К-входами пятого IK-триггера, инверсный выход которого соединен с
I-входом четвертого IK-триггера, прямой выход которого соединен с Е-входом первого IK-триггера, инверсный выход которого соединен с третьим входом первого элемента И, а прямой выход второго IK-триггера соединен с
I-входом третьего IK -триггера.
