Цифровой фазовый детектор

Авторы патента:

H03K9/04 - импульсов, модулированных по фазе

ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР , содержащий последовательно соединенные цифроаналоговый преобразователь, фильтр нижних частот и импульсно-фазовый Детектор, выход которого является выходом детектора, а также первый накапливающий сумматор, первый вход которого является первым входом, а первый кодовый вход - первым информационным входом детектора, отличающийся тем, что, с целью повыщения динамической точности детектирования, в него введены последовательно соединенные фазорасщепитель и RS-триггер, а также второй накапливающий сумматор и блок деления , входы делителя и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и выход остатка - соответственно к кодовому входу второго накапливающего сумматора и к второму кодовому входу первого накапливающего сумматора , выход импульсов переполнения которого соединен с входом переноса второго накапливающего сумматора, выход которого подключен к входу цифроаналогового преобразователя , вход старщего разряда которого соединен с выходом RS-триггера, S-вход которого подключен к выходу переполнения второго накапливающего сумматора , тактовый вход которого соединен с тактовым входом блока деления и .первым Q входом детектора, причем вход фазорасщепиS теля соединен с вторым входом детектора, (Л а выход задержанных импульсов - с входом управления детектора.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) 1149394 А

4(51) Н 03 К 9 04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМЪГ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3503117/24-21 (22) 15.10.82 (46) 07.04.85. Бюл. № 13 (72) В. И. Козлов (53) 62! .374 (088.8) (56) 1. Авторское свидетельство СССР № 894854, кл. Н 03 К 9/04, 1980. (54) (57) ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР, содержащий последов ател ьно соединенные цифроаналоговый преобразователь, фильтр нижних частот и импульсно-фазовый детектор, выход которого является выходом детектора, а также первый накапливающий сумматор, первый вход которого является первым входом, а пе рвы и кодов ый входвЂ” первым информационным входом детектора, отличающийся тем, что, с целью повышения динамической точности детектирования, в него введены последовательно соединенные фазорасщепитель и RS-триггер, а также второй накапливающий сумматор и блок деления, входы делителя и делимого которого подключены соответственно к первому и второму информационны м входам устройства, а выход частного и выход остатка вЂ” соответственно к кодовому входу второго накапливающего сумматора и к второму кодовому входу первого накапливающего сумматора, выход импульсов переполнения которого соединен с входом переноса второго накапливающего сумматора, выход которого подключен к входу цифроаналогового преобразователя, вход старшего разряда которого соединен с выходом RS-триггера, S-вход которого подключен к выходу переполнения второго накапливающего сумматора, тактовый вход которого соединен с тактовым входом блока деления и первым входом детектора, причем вход фазорасщепителя соединен с вторым входом детектора, а выход задержанных импульсов вЂ” с входом управления детектора.

1149394

Изобретение относится к радиотехнике, а именно к устройствам цифрового фазового детектирования импульсных последовательностей на неравных частотах, и может быть использовано для детектирования радиосигналов с угловой модуляцией, формирования сетки стабильных частот в приемопередающей и измерительной аппаратуре и в ряде других случаев.

Наиболее близким к изобретению по технической сущности является устройство цифрового фазового детектирования на неравных частотах, содержащее последовательно соединенные накапливающий сумматор, цифроа нал оговый преоб разов ател ь (ЦАП), фильтр нижних частот и импульсно-фазовый детектор (1).

Недостатком известного устройства является наличие помех дробности, снижающих динамическую точность детектирования.

Целью изобретения является повышение динамической точности детектирования.

Поставленная цель достигается тем, что в цифровой фазовый детектор, содержащий последовательно соединенные цифроаналоговый преобразователь, фильтр нижних частот и импульсно-фазовый детектор, выход которого является выходом детектора, вЂ” а также первый накапливающий сумматор, первый вход которого является первым входом, а первый кодовый входвЂ” первым информационным входом детектора, введены последовательно соединенные фазорасщепитель и RS-триггер, а также второй накапливающий сумматор и блок деления, входы делителя и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и выход остатка вЂ” соответственно к кодовому входу второго накапливающего сумматора и к второму кодовому входу первого накапливающего сумматора, выход импульсов переполнения которого соединен с входом переноса второго накапливающего сумматора, выход которого подключен к входу цифроаналогового преобразователя, вход старшего разряда которого соединен с выходом RS-триггера, S-вход которого подключен к выходу переполнения второго накапливающего сумматор а, тактовый вход которого соединен с тактовым входом блока деления и первым входом детектора, причем вход фазорасщепителя соединен с вторым входом детектора, а выход задержанных импульсов вЂ” с входом управления детектора.

На фиг. 1 приведена структурная схема предлагаемого цифрового фазового детектора; на фиг. 2 вЂ” импульсная диаграмма

его работы; на фиг. 3 вЂ” импульсная диаграмма известного устройства; на фиг. 4 пример выполнения второго накапливающего сумматора и фазорасщепителя.

Цифровой фазовый детектор содержит последовательно соединенные цифроаналоговый преобразователь (ЦАП) 1, фильтр 2 нижних частот и импульсно-фазовый детектор 3, выход которого является выходом детектора, а также первый накапливающий сумматор 4, первый вход которого является первым входом, а первый кодовый вход вЂ” первым информационным входом детектора, последовательно соединенные фазовращатель 5 и RS-триггер 6, а также второй накапливающий сумматор

7 и блок 8 деления, входы делителя и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и выход остатка вЂ” соответственно к кодовому входу второго накапливающего сумматора 7 и к второму кодовому входу первого накапливающего сумматора 4, выход импульсов переполнения которого соединен с входом переноса второго накапливающего сумматора 7, выход которого подключен к входу ЦАП 1, вход старшего разряда которого соединен с выходом

RS-триггера 6, S-вход которого подключен к выходу переполнения второго накапливающего сумматора 7, тактовый вход которого соединен с тактовым входом блока

8 деления и первым входом детектора, причем вход фазорасщепителя 5 является вторым входом устройства, а выход задержанных импульсов соединен с входом управления детектора 3.

Устройство работает следующим образом.

Блок 8. деления, а также первый и второй накапливающие сумматоры 4 и 7 тактируются импульсами последовательности

6p(t) с большей частотой fg. Блок деления вырабатывает целую хо (частное) и дробную

Лх (остаток) части дроби b q/а, где q=2"емкость и-разрядного двоичного сумматора

7, а числа а и Ь связаны с частотами fp u fg сравниваемых последовательностей соотношением а1в=Ыя .

На кодовые входы блока 8 поступают соответствующие значения делимого и делителя. Последний используется также для управления емкостью первого накапливающего сумматора 4 и подается на его первый кодовый вход. Частное хо и остаток Лх поступают соответственно на кодовый вход второго 7 и на второй вход первого 4 накапливающих сумматоров. При заполнении первого сумматора 4 «единица» в виде импульса переноса переходит во второй сумматор 7. Оба сумматора, таким образом, выполняют роль единого накапливающего сумматора, входное число которого равно х = Ь ° q/а = хо+Лх/а.

Импульсы переполнения б,о(1) сумматора

7 воздействуют по S-входу íà RS-триггер

6, на R-вход которого поступают импульсы последовательности бв(1) с меньшей частотой 1в. Импульсы переключений q (t) 1149394

RS-триггера 6 поступают на вход старшего разряда ЦАП 1. Входы остальных разрядов ЦАП 1 подключаются к выходу второго накапливающего сумматора 7, формирующего функцию x(t), дискретно изменяющуюся на величину х0 с тактовой частотой .При этом старший разряд сумматора

7 подключается к второму от старшего разряду uAI1 1. Этим достигается весовое соответствие процессов x(t) и q(t), необходимое для полной компенсации помех дробности.

Полярность включения триггера 6 выбирается такой, чтобы триггер в момент переполнения сумматора 7 создавал на выходе

ЦАП 1 перепад аналоговой величины, противоположный по знаку перепаду, получаемому за счет указанных переполнений.

Сумма q(t) =x(t)+q(t) преобразовывается с помощью ЦАП в аналоговый эквивалент G(t) (фиг. 2), содержащий две регулярные пилообразные составляющиевЂ” высокочастотную G (t) с частотой f, подавляемую фильтром 2, и низкочастотную

&в(1), проходящую через фильтр в искаженном виде Gs(t) на -линейный (коммутируемый) вход импульсно-фазового детектора 3.

В импульсно-фазовом детекторе производятся выборки и запоминание значений G (t) в моменты поступления на его импульсный (коммутирующий) вход импульсов бв (t+2), сдвинутых на время Й относительно импульсов Fp (t), поступающих на К-вход триггера 6. Сдвиг импульсов по времени осуществляется с помощью фазорасщепителя 5 и необходим для обеспечения работы импульсно-фазового детектора на участках статической характеристики, достаточно удаленных от областей разрыва.

Поскольку функция Gg (t) периодическая, искажения ее в фильтре 2 (G (t), фиг. 2) не приводят к появлению помех дробности, и выходной сигнал11(1) детектора представляет собой постоянную составляющую Uo, зависящую от разности фаз входных импульсных последовательностей бд (t) и ов(1) .

Таким образом, из сравнения диаграмм (фиг. 2 и фиг. 3) следует, что помеха дробности, возникающая в известном устройстве за счет искажений сигнала в фильтре, принципиально исключается в предлагаемом устройстве, благодаря чему существенно повышается динамическая точность детектирования.

На фиг. 2 и 3 выбраны следующие значения параметров: а=8; b=3; q=8; х=

=q ° Ь/а=хо=3; Ах=О. Масштабный множитель при переводе цифровых величин в аналоговые выбран равным единице (например, ординату х0 и соответствующую ей ординату Хо)>0 Число разрядов п ЦАП 1, а следовательно, и второго накапливающего сумматора

7 выбирается, исходя из требований к подавлениюю помех дробности, возника ющи х за счет нециклического характера переносов из первого сумматора во второй. Подавление помех растет пропорционально емкости q, и выбором достаточно большого значения q долю нецикличности, вносимой переполнениями первого накапливающего сумматора

4, можно свести к пренебрежимо малой величине. Поэтому работа указанного сумматора не отражена (Ах=О) на фиг. 2.

Тактовый вход блока 8 деления может отсутствовать, например, при выполнении его на элементах комбинационной логики.

Делимое q Ь на входе этого блока фактически представляет собой число Ь, подаваемое со сдвигом на п разрядов в сторону старшего.

На фиг. 4а приведен пример выполнения накапливающего сумматора 7. Он состоит из сумматора С и регистра Р, включенных последовательно и охваченных цепью положительной обратной связи. Для получения импульсов ()p(t), управляющих RS-триггером 6, используется одновибратор, построенный на RSD-триггере Т.

На фиг. 4б приведен пример выполнения фазорасщепителя 5. На вход счетного триггера Т поступают импульсы b (t) с частотой следования 2 . Четные импульсы проходят на выход одного из элементов U i или Uq, а нечетные вЂ” на выход другого

40 из них, образуя последовательности импульсов соответственно >s(t) и 6 (1-(-T/ ) с равными частотами f, сдвинутые на полтакта друг относительно друга. Элементы задержки Г служат для устр анен и я неопределенности в срабатывании элементов

U во время переходного процесса в триггере Т.

1149394

Составитель С. Клевцов

РедакторО. Черниченко Техред И. Верес Корректор А. Зимокосов

Заказ1917/41 Тираж 872 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент, г. Ужгород, ул. Проектная, 4