Генератор двоичных чисел

 

ГЕНЕРАТОР ДВОИЧНЫХ ЧИСЕЛ, содержащий первый и второй регистры сдвига, первый сумматор, генератор импульсов, распределитель импульсов , первый и второй триггеры, . элемент задержки, элементы И, ИЛИ, НЕ, причем выход генератора импульсов соединен с входами синхронизации распределителя импульсов Iepвoгo и второго регистров сдвига, выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого подключен к первому Еходу первого элемента И, выход первого элемента И соединен с информационным входом первого регистра сдвига, выход и единичный вход первого триггера соединены соответственно с первым входом второго элемента И и с входом третьего элемента И, выход и единичный вход второго триггера соединены соответственно с первым входом четвертого элемента И и с выходом первого элемента ИЛИ, первый и второй входы которого подключены к выходам пятого и шестого элементов И соответственно, о тличающийся тем, что, с целью расширения функциональных возможностей , состоящего в генерировании последовательности простых чисел , он содержит третий и четвертый регистры сдвига, второй и третий сумматоры, вычитатель, блок сравнения, третий, четвертый, пятый и шестой триггеры, три коммутатора, причем выход генератора импульсов соединен с входами синхронизации третьего и четвертого регистров сдвига и блока сравнения, первый выход распределителя импульсов соединен с вторым входом первого сумматора и нулевым входом третьего триггера, второй и третий выходы распределителя импульсов соединены соответственно с первыми и информационными входами первого и второго коммутаторов, ft-и выход ( Пг - разрядность чисел) распределителя импульсов соединен с нулевыми входами первого, второго и четвертого тригS геров, с первыми входами шестого и сл седьмого элементов И и через элемент задержки с установочным входом блока сравнения, единичный вход четвертого триггера и счетные входы пятого и шестого триггеров подключены соответственно к выходам пятого элемента И, первого элемента ИЛИ и третьего элемента И, выходы первого и второго триггеров подключены к входам второго элемента ИЛИ, О) выход которого соединен с управляющим входом третьего коммутатора и через элемент НЕ с вторым входом О5 первого элемента И, выход четвертого триггера подключен к первому -si входу восьмого элемента И, выходы 4:; пятого и шестого триггеров соединены с управляющими входами первого и второго коммутаторов соответственно , выходы первого и второго коммутаторов подключены к.вторым входам четвертого элементов И соответственно , выход второго элемента И подключен к первому входу второго сумматора , выход второго сумматора соединен с вычитающим входом вычитателя и информационным входом третьего регистра сдвига, выход которого под

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 274 А

M5D G 06 F 1 02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCH0MY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3332945/18-24 (22) 25. 08. 81 (46) 23,12.83. Бюл. Р 47 (72) В, Л.Баранов и Е.A. Cìè÷êóñ (71) Ордена Ленина институт кибернетики AH УССР (53) 681, 3 (088, 8) (56) 1. Авторское свидетельство СССР

)) 760048, кл, G 06 F 1/02, 1978.

2. Авторское свидетельство СССР

Р 647680, кл. G 06 F 1/02, 1976 (прототип). (54).(57) ГЕНЕРАТОР ДВОИЧНЫХ ЧИСЕЛр содержащий первый и второй регистры сдвига, первый сумматор, генератор импульсов, распределитель импульсов, первый и второй триггеры, элемент задержки, элементы И, ИЛИ, НЕ, причем выход генератора импульсов соединен с входами синхронизации распределителя импульсов первого и второго регистров сдвига, выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого подключен к первому входу первого элемента И, выход пер-. вого элемента И соединен с информационным входом первого регистра сдвига, выход и единичный вход первого триггера соединены соответственно с первым входом второго элемента И и с входом третьего элемента И, выход и единичный вход второго триггера соединены соответственно с. первым входом четвертого элемента И и с выходом первого элемента ИЛИ, первый и второй входы которого подключены к выходам пятого и шестого элементов И соответственно, о тл и ч а ю шийся тем, что, с целью расширения функциональных возможностей, состоящего в генерировании последовательности простых чисел, он содержит третий и четвертый регистры сдвига, второй и третий сумматоры, вычитатель, блок сравнения, третий, четвертый, пятый и шестой триггеры, три коммутатора, причем выход генератора импульсов соединен с входами синхронизации третьего и четвертого регистров сдвига и блока сравнения, первый выход распределителя импульсов соединен с вторым входом первого сумматора и нулевым входом третьего триггера, второй и третий выходы распределителя импульсов соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов, п.-й выход (n. — разрядность чисел) распределителя импульсов соединен с нулевыми входами первого, второго и четвертого триггеров, с первыми входами шестого и седьмого элементов И и через элемент задержки с установочным входом блока сравнения, единичный вход четвертого триггера и счетные входы пятого и шестого триггеров подключены соответственно к выходам пятого элемента И, первого элемента

ИЛИ и третьего элемента И, выходы первого и второго триггеров подключены к входам второго элемента ИЛИ, выход которого соединен с управляющим входом третьего коммутатора и через элемент НЕ с вторым входом первого элемента И, выход четвертого триггера подключен к первому входу восьмого элемента И, выходы пятого и шестого триггеров соединены с управляющими входами первого и второго коммутаторов соответственно, выходы первого и второго коммутаторов подключены к.вторым входам четвертого элементов И соответственно, выход второго элемента И подключен к первому входу второго сумматора, выход второго сумматора соединен с вычитающим входом вычитателя и информационным входом третьего регистра сдвига, выход которого подlOi 674 ключен к второму входу второго сумматора, выход четвертого элемента И подключен к первому входу третьего сумматора, выход третьего сумматора соединен с первым информационным входом третьего коммутатора и с информационным входом четвертого реги.стра сдвига, выход которого подключен к вторым входам третьего сумма-. тора и восьмого элемента И, выход второго регистра сдвига подключен к второму информационному входу третьего коммутатора, выход которого подключен к суммирующему входу нычитателя, выход вычитателя соединен с информационным входом второго регистра сдвига, единичным входом

Изобретение относится к автоматике к нычислительной технике и предназначено для генерирования последовательности простых чисел.

Известен генератор двоичных чи5 сел, содержащий генератор тактовых импульсов, регистр сдвига, два блока сумматоров, счетчик, группу элементов И, два коммутатора и элемент

И с соответствующими связями fl) .

Наиболее близким по технической сущности к изобретению является генератор двоичных чисел, содержащий два регистра сдвига, сумматор, элементы задержки, триггеры, элементы

И, ИЛИ, генератор импульсов, два

15 распределителя импульсов, два блока настройки. Выход генератора импульсов соединен с входами синхронизации первого и второго регистров сдвига, выход первого регистра сдвига 20 соединен с первым входом сумматора, выход которого через первый элемент

И подключен к входу первого регистра сдвига, выходы первого и второго элементов H через элементы за- 25 держки подключены к нходам элемента

ИЛИ, ныход которого подключен к входу первого триггера, выход которого подключен к первому входу третьего элемента И, выход и единичный вход 39 второго триггера соединены с перным входом четнертого элемента И и с выходом элемента ИЛИ j2), Недостатком известных генераторов двоичных чисел являются ограниченные функциональные воэможности, I не позволяющие генерировать последовательности простых чисел.

Целью изобретения является расширение функциональных возможностей 40 генератора двоичных чисел, состоятретьего триггера и с вторым входом седьмого элемента И, выход которого подключен к первым входам третьего и пятого элементов И, инверсный выход третьего триггера подключен к второму входу шестого элемента И, первый и второй информационные входы блока сравнения подключены к выходам второго сумматора и первого элемента И соответственно, первый выход блока сравнения подключен к второму входу третьего элемента И, второй и третий выходы блока сравнения через третий элемент ИЛИ подключены к второму входу пятого элемента И, выход восьмого элемента И является выходом генератора двоичных чисел, щее в генерировании последонательности простых чисел, Поставленная цель достигается тем, что генератор двоичных чисел, содержащий первый и второй регистры сдвига, первый сумматор, генератор импульсов, распределитель кмпульсон, первый и второй триггеры, элемент задержки, элементы И, ИЛИ, НЕ, причей выход генератора импульсов coe— динен с входами синхронизации распределителя кмпульсов первого и второго регистров сдвига, выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого подключен к первому входу первого элемента И, выход первого элемента И соединен с информационным входом первого регистра сдвига, выход и единичный вход первого триггера соединены соответственно с первым входом второго элемента И и с входом третьего элемента И, выход и единичный вход второго триггера соединены соответственно с первым входом четвертого элемента И и с выходом перного элемента ИЛИ, первый и второй нходы которого подключены к выходам пятого и шестого элементов И соответственно, дополнительно соедержит третий и четвертый регистры сдвига, второй и третий сумматоРы,, вычитатель, блок сравнения, третий и четвертый, пятый и шестой триггеры, три коммутатора, причем выход генератора импульсов. соединен с входами синхронизации третьего и четвертого регистров сдвига и блока сравнения, первый выход распределителя импульсов соединен с вторым входом первого сумматора и нулевым входом третьего триггера, второй и тре1062674

15

35

50

60

65 тий выходы распределителя импульсов соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов, М-й выход (tl — разрядность чисел) распределителя импульсов соединен с нулевыми входами первого, второго и четвертого триггеров, с первыми входами шестого и седьмого элементов И и через элемент задержки с установочным входом блока сравнения, единичный вход четвертого триггера и счетные входы пятого и шестого триггеров подключены соответственно к выходам пятого элемента И, первого элемента ИЛИ и третьего элемента И, .выходы первого и второго триггеров подключены к входам второго элемента ИЛИ, выход которого соединен с управляющим входом третьего коммутатора и через элемент НЕ с вторым входом первого элемента И, выход четвертого триггера подключен к первому входу восьмого элемента И, выходы пятого и шестого триггеров соединены с управляющими входами первого и второго коммутаторов соответственно, выходы первого и второго коммутаторов подключены к вторым входам четвертого и второго элементов

И соответственно, выход второго элемента И подключен к первому входу второго. сумматора, выход второго сумматора соединен с вычитающим входом вычитателя и информационным входом третьего регистра сдвига, выход которого подключен к второму входу второго сумматора, выход четвертого элемента И подключен к первому входу третьего сумматора, выход третьего сумматора соединен с первым информационным входом третьего коммутатора и с информационным входом четвертого регистра сдвига, выход которого подключен к вторым входам третьего сумматора и восьмого элемента И выход втоРого Регистра сдви-45

ra подключен к второму информационному входу третьего коммутатора, выход которого подключен к суммирующему входу вычитателя, выход вычитателя соединен с информационным входом второго регистра сдвига, единичным входом третьего триггера и с вторым входом седьмого элемента И, выход которого подключен к первым входам третьего и пятого элементов

И, инверсный выход третьего триггера подключен к второму входу шестого элемента И, первый и второй информационные входы блока сравнения подключены к выходам второго сумматора и первого элемента И соответственно, первый выход блока сравнения подключен к второму входу третьего элемента И, второй и третий выходы блока сравнения через третий элемент ИЛИ подключены к второму входу пятого элемента И, выход восьмого элемента И является выходом генератора двоичных чисел, На чертеже представлена функциональная схема генератора двоичных чисел, Генератор содержит генератор 1 импульсов, распределитель 2 импульсов, выходную шину 3, регистры 4-7 сдвига, сумматоры 8-10, вычитатель

11, блок 12 сравнения, триггеры 13-18, коммутаторы 19-21, элементы

И 22-29, элементы ИЛИ 30-32, элемент НЕ 33, элемент 34 задержки.

Генератор двоичных чисел работает следующим образом, Генератор 1 импульсов вырабатывает последовательность импульсов частоты 1, из которой распределитель 2 импульсов формирует h последовательностей импульсов частоты 4 jtf сдвинутых друг относительно друга на один период Т-1/f Так как выходные импульсы генератора 1 импульсов синхронизируют работу регистров 4-7 сдвига, которые содержат по П разрядов каждый, то выходные сигналы распределителя 2 импульсов синхронизируют соответствующие разряды регистРов 4-7 сдвига.

В исходном состоянии триггеры 13-18 обнулены, в регистры 5 и 6 записан начальный двоичный код числа

A-6 Н-1 (М) 2 — целое число), в регистр 7 — начальный двоичный код числа В-5. На выходе элемента ИЛИ 32 формируется сигнал логического нуля, который устанавливает коммутатор 19 в исходное состояние. В исходном состоянии коммутатор 19 подключает выход регистра 5 сдвига к входу последовательного вычитателя 11, Двоичные коды начальных чисел A и В с выходов регистров 5 и 7 сдвига соответственно за rl тактов сдвигаются на входы вычитателя 11, на выходе которого формируется последовательный двоичный код разности A-В, который записывается по информационному входу в регистр 5 сдвига, В следующие )) тактов из разности A-B, сдвигаемой с выхода регистра 5 сдвига, вновь вычитается начальное значение числа В и т.д. до тех пор, пока разность не достигнет нулевого либо отрицательного значения. В процессе формирования разности А-КВ, где К вЂ” количество циклов вычитания, в регистре 4 сдвига формируется двоичный код числа К, поскольку сумматор 8 увеличивает содержимое регистра 4 на единицу в каждом цикле вычитания. На второй вход сумматора 8 в каждом цикле вычитания поступает сигнал первого выхода распределителя 2 импульсов, который совпадает с первым разрядом двоичного кода, 1062674 сдвигаемого с выхода регистра 4 сдвига.

В случае, когда разность A-КВ -О, триггер 15 находится в нулевом состоянии, в момент действия импульса на последнем выходе распределите5 ля 2 импульсов на выходе элемента

И 27 формируется импульсный сигнал, который через элемент ИЛИ 30 поступает на входы триггеров 14 и 17 и устанавливает их в единичное состоя. ние. Триггер 14 в единичном состоянии подключает с помощью элемента

И 25 второй вход сумматора 9 к вы-. ходу коммутатора 20.

Сигнал прямого выхода триггера 17 15 подключает с помощью коммутатора 20 второй выход распределителя 2 импульсов к второму входу сумматора 9.

Так как сигнал второго выхода распределителя 2 импульсов действует во 2О время сдвига с выхода регистра б второго разряда начального числа А, то на выходе сумматора 9 формируется последовательный двоичный код суммы А — 2, который записывается в регистр 6 сдвига и через коммутатор 19 поступает на вход вычитателя 11.

Коммутатор 19 в это время по сигналу логической единицы прямого выхода триггера 14, действующего через эле- 3ц мент ИЛИ 32, подключает вход вычитателя 11 к выходу сумматора 9 на время я тактов.

Сигнал прямого выхода триггера 14 поступает также через элементы. ИЛИ

32 и HE 33 на второй вход элемента

И 22, закрывая его на время П тактов. Этим обеспечивается стирание накопленного числа тактов вычитания в регистре 4 сдвига.

Спустя и тактов, триггер 14 сбра- 40 сывается в нулевое состояние сигналом последнего выхода распределителя 2 импульсов и коммутатор 19 возвращается в исходное состояние, подключая выход регистра 5 сдвига к 45 первому входу вычитателя 11. э

Далее вычитатель ll вновь выполняет циклы вычитания из числа A- 2 числа В до тех пор, пока разность не достигнет нулевого либо отрицательного значения.

В случае, когда разность A-КВ40, триггер 15 находится в единичном состоянии, в которое его устанавливает единица любого разряда разности, действующая на выходе вычитателя 11.

Сигнал инверсного выхода триггера 15 блокирует элемент И 27 в момент действия импульса на последнем выходе распределителя 2 импульсов, а эле- 6О мент И 28 в этот момент времени срабатывает, так как в последнем знаковом разряде разности на выходе вычитателя 11 действует единичный сигнал. Сигнал выхода элемента И 28 проходит на выход либо элемента.И 24, либо элемента И 26 в зависимости от выходных сигналов блока 12 сравнения, который сравнивает двоичные коды чисел В и К, действующих на выходах сумматора 10 и элемента И 22 соответственно.

На первом, втором и третьем выходах блока 12 сравнения. формируется сигнал логической единицы, если

В(К, B=K и В К соответственно. Таким образом, элемент И 24 срабатывает при В<К, а элемент И 26 срабатывает при В К, от сигнала элемен та ИЛИ 31. После окончания операции сравнения чисел В и К блок 12 сравнейия сбрасывается в исходное состояние сигналом последнего выхода распределителя 2 импульсов через элемент 34 задержки.

Если В>К, то выходной сигнал элемента И 26 через элемент ИЛИ 30 устанавливает триггер 14 в единичное состояние, триггер 17 переводит в противоположное состояние, а также устанавливает триггер 16 в единичное состояние. Сигнал прямого выхода триггера 16 с помощью элемента И 29 подключает выход регистра б сдвига к выходной шине 3, Число А при B>K является простым числом, последовательный двоичный код которого сдвигается с выхода регистра б через элемент И 29 на выходную шину 3 генератора двоичных чисел. Триггер 14 в единичном состоянии подключает с помощью элемента И 25 второй выход сумматора 9 к выходу коммутатора 20, подключает с помощью коммутатора 19 выход сумматора 9 к первому входу вычитателя 11, а также с помощью элементов НЕ 33 и 22 стирает число К в регистре 4 сдвига.

Триггер 17 в случае единичного или нулевого состояния подключает с помощью коммутатора 20 к второму входу сумматора 9 соответственно второй или третий выходы распределителя 2 импульсов, что обеспечивает увеличение числа A на 2 или 4 соответственно, В дальнейшем вычитатель 11 выполняет вычитание числа В из числа At2 или из числа А+4 до тех пор, пока вновь разность не достигает нулевого либо отрицательного значения.

Если A-КВ О и В К, то срабатывание элемента И 24 приводит к установке триггера 13 в единичное состо яние, а триггера 18 — в противоположное. Триггер 18 в случае единичного или нулевого состояния подключает с помощью коммутатора 21 к входу сумматора 10 соответственно второй или третий выходы распределителя 2 импульсов, что обеспечива1062674

218/49 ое ет увеличение числа В в регистре 7 сдвига на 2 или 4 соответственно.

В дальнейшем генератор двоичных чисел работает аналогичным образом, но с новыми числами A и В, хранящимися в регистрах 6 и 7 сдвига соответственно.

В результате функционирования устройства при А-ВК О и BXK текущее значение числа A в регистре 6 сдвига является простым числом, двоичный код которого сдвигается через .элемент И 29 на выходную шину 3.

Таким образом, генератор формирует последовательность простых чисел, начиная с любого начального числа A = 6М -1, где К = 2, 3р

Технические преимущества предла аемого генератора двоичных чисел заключаются в расширении функциональных возможностей путем генерирования дво-.

1О ичной последовательности простых чисел начиная с заданного начального числа.

Филиал ППП "Патент", r. ужгород, ул. Проектная, 4