Вычислительная система на конфигурируемых процессорах с межпроцессорным контролем информации
Полезная модель относится к области автоматики и вычислительной техники и может быть использована в управляющих и вычислительных системах разового применения. Цель полезной модели - повышение надежности вычислительной системы на конфигурируемых процессорах путем продолжения правильного функционирования конфигурируемого процессора при возникновении отказа в двух внутренних каналах обработки информации из трех за счет применения межпроцессорного контроля информации. Предлагаемая вычислительная система содержит два конфигурируемых процессора, в кристаллах, которых синтезированы по три внутренних канала обработки информации, по одному мажоритарному элементу и по три схемы сравнения, вне кристаллов располагаются три схемы сравнения, четыре коммутатора, два элемента И, два элемента ИЛИ, вход данных системы и выход данных системы. Техническим результатом является повышение надежности вычислительной системы на конфигурируемых процессорах путем продолжения правильного функционирования конфигурируемого процессора при возникновении отказа в двух внутренних каналах обработки информации из трех за счет применения межпроцессорного контроля информации.
Полезная модель относится к области автоматики и вычислительной техники и может быть использована в управляющих и вычислительных системах разового применения.
Наиболее близким аналогом предлагаемой полезной модели является отказоустойчивая вычислительная система на конфигурируемых процессорах с внекристальным дублированием и внутрикристальным мажоритированием (пат. РФ 
133952). Недостаток известной системы в том, что при отказе двух внутренних каналов обработки информации конфигурируемый процессор исключается из архитектуры, в то время как один внутренний канал обработки информации исправно функционирует. Это может привести к исчерпанию системой резервных ресурсов до окончания решения задачи.
Цель полезной модели - повышение надежности вычислительной системы на конфигурируемых процессорах путем продолжения правильного функционирования конфигурируемого процессора при возникновении отказа в двух внутренних каналах обработки информации из трех за счет применения межпроцессорного контроля информации.
Сущность полезной модели состоит в следующем.
Система функционирует в двухканальной конфигурации. В процессе функционирования данные обрабатываются внутренними каналами обработки информация, которые программно синтезированы в кристаллах конфигурируемых процессоров. Кроме того в кристаллах конфигурируемых процессоров синтезированы мажоритарные элементы, которые осуществляют логическую функцию «2 из 3» по отношению к данным с выходов внутренних каналов обработки информации и по три схемы сравнения, которые поразрядно сравнивают данные на выходах внутренних каналов обработки информации между собой.
Обработанные данные из каналов обработки информации первого и второго конфигурируемых процессоров поступают на входы мажоритарных элементов и далее на входы данных четвертого коммутатора.
Кроме того, данные с выходов внутренних каналов обработки информации первого конфигурируемого процессора поступают на входы первого - третьего коммутаторов, которые управляются сигналами с выхода первого элемента И. Управляющие сигналы четвертым коммутатором формируют первый и второй элементы ИЛИ, второй элемент И и четвертая - шестая схемы сравнения.
Управление четвертым коммутатором осуществляется так, что при исправном функционировании двух внутренних каналов обработки информации первого конфигурируемого процессора данные через мажоритарный элемент и четвертый коммутатор поступают на выход данных системы. В случае отказа двух внутренних каналов обработки информации первого конфигурируемого процессора данные на его выходах сравниваются с данными на выходе мажоритарного элемента второго конфигурируемого процессора (осуществляется межпроцессорный контроль информации) и, после выявления исправного канала, данные через четвертый коммутатор подаются на выход данных системы. При отказе всех внутренних каналов обработки информации первого конфигурируемого процессора данные на выход системы через четвертый коммутатор поступают с выхода мажоритарного элемента второго конфигурируемого процессора.
Вычислительная система на конфигурируемых процессорах с межпроцессорным контролем информации содержит (фиг. 1): два конфигурируемых процессора 1-2, в кристаллах, которых синтезированы по три внутренних канала обработки информации 3-5, по одному мажоритарному элементу 6 и по три схемы сравнения 7-9 (получены путем описания логики работы процессора на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Verilog), вне кристаллов располагаются три схемы сравнения 15-17, четыре коммутатора 12-14, 20, два элемента И 10 и 19, два элемента ИЛИ 11 и 18, вход данных системы 21 и выход данных системы 22.
Назначение отдельных элементов и блоков схемы.
Первый 1 - второй 2 конфигурируемые процессоры осуществляют обработку данных по алгоритму, реализованному во внутренних каналах обработки информации и контролируют правильность их функционирования.
Первый 3 - третий 5 внутренние каналы обработки информации предназначены для обработки данных по соответствующему алгоритму.
Мажоритарный элемент 6 осуществляет выборку данных поступающих от внутренних каналов обработки информации по схеме 2/3 и передает на выход соответствующего конфигурируемого процессора.
Первая 7 - третья 9 схемы сравнения первого 1 - второго 2 конфигурируемых процессоров производят поразрядное сравнение результатов обработки данных с выходов первого 1 - третьего 3 внутреннего канала обработки информации между собой и формируют единичный сигнал на своих инверсных выходах в случае несовпадения данных и на прямых выходах в случае совпадения.
Первый 12 - третий 14 коммутаторы предназначены для передачи данных с выходов первого 3 - третьего 5 внутренних каналов обработки информации первого 1
второго 2 конфигурируемых процессоров на входы четвертой 15 - шестой 17 схем сравнения по управляющим сигналам с выхода первого 10 элемента И.
Четвертый 20 коммутатор осуществляет передачу данных с выходов первого 3 третьего 5 внутренних каналов обработки информации первого 1 конфигурируемого процессора и мажоритарных элементов первого 1 - второго 2 конфигурируемых процессоров на выход данных системы 22.
Четвертая 15 - шестая 17 схемы сравнения выполняют поразрядное сравнение результатов обработки данных с выходов первого 1 - третьего 3 внутренних каналов обработки информации первого конфигурируемого процессора 1 и с выхода мажоритарного элемента 6 второго конфигурируемого процессора 2 между собой и формируют единичный сигнал на своих инверсных выходах в случае несовпадения данных и на прямых выходах в случае совпадения. Причем сигналы с прямых выходов этих схем сравнения являются управляющими сигналами для входов логических условий ЛУ2-ЛУ4 четвертого 20 коммутатора.
Первый 10 элемент И предназначен для формирования управляющего сигнала первым 12 - третьим 14 коммутаторами на основании сигналов с инверсных выходов первой 7 - третьей 9 схем сравнения первого конфигурируемого процессора 1 и подачи сигнала на пятый вход второго 19 элемента И.
Второй 19 элемент И осуществляет формирование управляющего сигнала на вход логических условий ЛУ5 четвертого 20 коммутатора на основании сигналов с инверсных выходов четвертой 15 - шестой 17 схем сравнения и с выхода первого элемента ИЛИ 11.
Первый элемент ИЛИ 11 формирует сигнал на четвертый вход второго элемента И 19.
Второй элемент ИЛИ 18 формирует управляющий сигнал на вход логических условий ЛУ1 коммутатора 20, в зависимости от сигналов на прямых выходах первой 7 - третьей 9 схем сравнения первого конфигурируемого процессора 1.
Вход данных системы 21 предназначен для подачи данных на первый 1 - второй 2 конфигурируемые процессоры.
Выход данных системы 22 предназначен для передачи обработанной информации потребителям.
Вычислительная система на конфигурируемых процессорах с межпроцессорным контролем информации функционирует следующим образом.
В исходном состоянии на входах логических условий первого 12 - третьего 17 коммутаторов - нулевые сигналы, на первом входе ЛУ1 четвертого коммутатора 20 - единичный сигнал, а на входах ЛУ2-ЛУ5 - нулевой. Эта комбинация сигналов разрешает прохождение обработанной информации с выхода мажоритарного элемента 6 первого 1 конфигурируемого процессора через вход A четвертого коммутатора 20 на выход данных системы 22.
При включении питания файлы конфигурации, которые получены путем описания архитектуры и логики работы конфигурируемого процессора на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Verilog загружаются в первый 1 - второй 2 конфигурируемые процессоры. Загрузка конфигурационного файла осуществляется так, что в каждом кристалле первого 1 - второго 2 конфигурируемых процессоров размещаются по три одинаковых внутренних канала обработки информации 3-5, мажоритарный элемент 6 и по три схемы сравнения 7-9. Цепи загрузки конфигурации и синхронизации вычислительной системы на фиг. 1 условно не показаны.
Данные с входа данных системы 21 одновременно поступают во внутренние каналы обработки информации 3-5 первого 1 - второго 2 конфигурируемых процессоров. Результаты обработки синхронно появляются на выходах внутренних каналов обработки информации 3-5, а следовательно и на входах мажоритарного элемента 6, входах первой 7 - третьей 9 схем сравнения, а также входах данных первого 12 - третьего 14 коммутаторов и входах B, C и D четвертого коммутатора 20.
Мажоритарные элементы 6 первого 1 - второго 2 конфигурируемых процессоров осуществляют поразрядное сравнение данных, полученных с выходов первого 3 - третьего 5 внутренних каналов обработки информации. При этом на выходы мажоритарных элементов первого 1 - второго 2 конфигурируемых процессоров, а, следовательно, и на входы A и E четвертого 20 коммутатора пройдут те данные, которые зафиксированы на выходах двух из трех внутренних каналов обработки информации.
Если в первом 1 конфигурируемом процессоре исправны два и более внутренних каналов обработки информации, то на прямых выходах первой 7 - третьей 9 схем сравнения первого конфигурируемого процессора 1 установятся единичные сигналы, которые пройдя через второй элемент ИЛИ 18 установят на входе логических условий ЛУ1 четвертого коммутатора 20 единичный сигнал. Это разрешит прохождение данных с выхода мажоритарного элемента 6 первого конфигурируемого процессора через вход А четвертого 20 коммутатора на выход данных системы 22.
В свою очередь, на инверсных выходах первой 7 - третьей 9 схем сравнения первого конфигурируемого процессора 1 установятся нулевые логические уровни, которые закроют первый 10 элемент И и установят на его выходе сигнал низкого уровня. Этот сигнал закроет первый 12 - третий 14 коммутаторы, что позволит установить на прямых выходах четвертой 15 - шестой 17 схем сравнения нулевые сигналы, которые поступив на входы ЛУ2-ЛУ4 четвертого коммутатора запретят прохождение данных с выходов первого 3 - третьего 5 внутренних каналов обработки информации первого конфигурируемого процессора 1 через входы B, C и D четвертого коммутатора 20 на выход данных системы 22.
Вход E четвертого коммутатора 20 также будет закрыт нулевым сигналом на выходе второго 19 элемента И и данные с выхода мажоритарного элемента 6 второго конфигурируемого процессора 2 на выход данных системы 22 не поступят.
Если в первом конфигурируемом процессоре 1 исправным останется только один внутренний канал обработки информации, то на прямых выходах первой 7 - третьей 9 схем сравнения, расположенных в его кристалле, установятся нулевые сигналы, которые сформируют на выходе второго элемента ИЛИ 18, а следовательно и на входе ЛУ1 четвертого коммутатора 20 сигнал низкого уровня, что запретит прохождение данных с выхода мажоритарного элемента 6 первого конфигурируемого процессора через вход A четвертого коммутатора 20 на выход данных системы 22.
Одновременно единичные сигналы на инверсных выходах первой 7 - третьей 9 схем сравнения первого конфигурируемого процессора 1 установят на выходе первого 10 элемента И единичный сигнал, который разрешит прохождение данных с выходов первого 3 - третьего 5 каналов обработки информации первого конфигурируемого процессора 1 через первый 12 - третий 14 коммутаторы на первые входы четвертой 15 - шестой 17 схем сравнения, на вторые входы этих схем сравнения поступают данные с выхода мажоритарного элемента 6 второго конфигурируемого процессора 2.
В зависимости от результатов поразрядного сравнения на прямом выходе одной из схем сравнения (четвертой 15, пятой 16 или шестой 17) установится единичный сигнал. Например, при совпадении данных с выхода первого коммутатора 12 и с выхода мажоритарного элемента 6 второго конфигурируемого процессора 2 на прямом выходе четвертой схемы сравнения 15 установится сигнал высокого уровня, который поступив на вход ЛУ2 четвертого коммутатора 20 разрешит прохождение данных с выхода первого внутреннего канала обработки информации 1 первого конфигурируемого процессора 1 через вход В четвертого коммутатора 20 на выход данных системы 22. Одновременно, нулевой сигнал на инверсном выходе четвертой схемы сравнения 15 установит на выходе второго элемента И19, а следовательно и на входе ЛУ5 нулевой сигнал, который заблокирует вход 
четвертого коммутатора 20. Нулевые сигналы на прямых выходах пятой 16 и шестой 17 схем сравнения заблокируют входы C и D коммутатора 20.
В случае отказа всех внутренних каналов обработки информации первого конфигурируемого процессора 1 на выходе второго элемента ИЛИ 18, на прямых выходах четвертой 15 - шестой 17 схем сравнения установятся нулевые сигналы, что запретит прохождение данных через входы A-D коммутатора 20 на выход данных системы 22. Одновременно, на выходе первого элемента И 10, инверсных выходах четвертой 15 - шестой 17 схем сравнения, выходе первого элемента ИЛИ 11 установятся единичные сигналы. Такая комбинация сигналов сформирует на входе логических условий ЛУ5 четвертого коммутатора 20 единичный сигнал, что позволит данным с выхода мажоритарного элемента 6 второго конфигурируемого процессора 2 пройти через вход четвертого коммутатора 20 на выход данных системы 22.
Резервирование внутренних каналов обработки информации второго конфигурируемого процессора 2 осуществляется только с помощью мажоритарного элемента 6, синтезированного в его кристалле.
Исправное функционирование вычислительной системы продолжается до тех пор, пока не выйдут из строя все внутренние каналы обработки информации первого конфигурируемого процессора 1 и два канала обработки информации второго конфигурируемого процессора 2.
Таким образом, повышается надежность вычислительной системы на конфигурируемых процессорах путем продолжения правильного функционирования конфигурируемого процессора при возникновении отказа в двух внутренних каналах обработки информации из трех за применения межпроцессорного контроля информации.
Вычислительная система на конфигурируемых процессорах с межпроцессорным контролем информации, отличающаяся от известных тем, что содержит два конфигурируемых процессора, в кристаллах, которые синтезированы по три внутренних канала обработки информации, по одному мажоритарному элементу и по три схемы сравнения, вне кристаллов располагаются три схемы сравнения, четыре коммутатора, два элемента И, два элемента ИЛИ, вход данных системы и выход данных системы, причём вход данных системы соединён с входами данных первого-третьего вычислительных модулей первого и второго конфигурируемых процессоров, выход первого внутреннего канала обработки информации соединён с первым входом мажоритарного элемента, первым входом первой схемы сравнения, вторым входом третьей схемы сравнения первого конфигурируемого процессора, входом данных первого коммутатора и входом В четвёртого коммутатора, выход второго внутреннего канала обработки информации соединён со вторым входом мажоритарного элемента, вторым входом первой схемы сравнения, первым входом второй схемы сравнения первого конфигурируемого процессора, с входом данных второго коммутатора и входом С четвёртого коммутатора, выход третьего внутреннего канала обработки информации соединён с третьим входом мажоритарного элемента, вторым входом второй схемы сравнения, первым входом третьей схемы сравнения первого конфигурируемого процессора, входом данных третьего коммутатора и входом D четвёртого коммутатора, выход мажоритарного элемента первого конфигурируемого процессора соединён с входом А четвёртого коммутатора, прямые выходы первой-третьей схем сравнения первого конфигурируемого процессора соединены с первым-третьим входами второго элемента ИЛИ соответственно, инверсные выходы первой-третьей схем сравнения первого конфигурируемого процессора соединены с первым-третьим входами первого элемента И соответственно, выход первого элемента И соединён с входами логических условий первого-третьего коммутаторов и пятым входом второго элемента И, выход первого коммутатора соединён с первым входом четвёртой схемы сравнения, выход второго коммутатора соединён с первым входом пятой схемы сравнения, выход третьего коммутатора соединён с первым входом шестой схемы сравнения, выход второго элемента ИЛИ соединён с входом логических условий ЛУ1 четвёртого коммутатора, прямой выход четвёртой схемы сравнения соединён с входом логических условий ЛУ2 четвёртого коммутатора, прямой выход пятой схемы сравнения соединён с входом логических условий ЛУ3 четвёртого коммутатора, прямой выход шестой схемы сравнения соединён с входом логических условий ЛУ4 четвёртого коммутатора, инверсные выходы четвёртой-шестой схем сравнения соединены с первым-третьим входами второго элемента И соответственно, выход второго элемента И соединён с входом логических условий ЛУ5 четвёртого коммутатора, выход первого внутреннего канала обработки информации второго конфигурируемого процессора соединён с первым входом мажоритарного элемента, первым входом первой схемы сравнения и вторым входом третьей схемы сравнения второго конфигурируемого процессора, выход второго внутреннего канала обработки информации второго конфигурируемого процессора соединён со вторым входом мажоритарного элемента, вторым входом первой схемы сравнения и первым входом второй схемы сравнения второго конфигурируемого процессора, выход третьего внутреннего канала обработки информации второго конфигурируемого процессора соединён с третьим входом мажоритарного элемента, вторым входом второй схемы сравнения и первым входом третьей схемы сравнения второго конфигурируемого процессора, выход мажоритарного элемента второго конфигурируемого процессора соединён с вторыми входами данных четвёртой-шестой схем сравнения и входом четвёртого коммутатора, прямые выходы первой-третьей схем сравнения второго конфигурируемого процессора соединены с первым-третьим входами первого элемента ИЛИ, выход второго элемента ИЛИ соединён с четвёртым входом второго элемента И, выход четвёртого коммутатора соединён с выходом данных системы.
