Вычислительное устройство для обработки данных

Полезная модель относится к области вычислительной техники, в частности к вычислительным устройствам для обработки данных в области цифровой локации в реальном масштабе времени. Для повышения производительности вычислительного устройства и его упрощения вычислительное устройство для обработки данных содержит N унифицированных электронных модулей (УЭМ) 1-1 1-3, где N=1-3, взаимосвязанных с общей системной шиной 2 и каналами 3, 4 управления, ввода-вывода и обмена данными, причем каждый из N УЭМ выполнен в виде одного из трех типов модулей 1-1 1-3, при этом первый тип модуля УЭМ 1-1 содержит унифицированный субмодуль приема-передачи данных - (УПП) 5-1, программируемую логическую интегральную схему - (ПЛИС) 6-1, блок 7-1 памяти, коммутатор 8 и преобразователь 9 сигналов, причем первый и второй входы-выходы УПП 5-1 подключены к соответствующим каналам 3, 4 управления, ввода-вывода и обмена данными, третий вход-выход УПП 5-1 подключен к первому входу-выходу ПЛИС 6-1, второй вход-выход которой подключен к входу-выходу блока 7-1 памяти, третий вход-выход ПЛИС 6-1 подключен к первому входу-выходу коммутатора 8, второй вход-выход которого через преобразователь 9 сигналов подключен к общей системной шине 2, второй тип модуля - УЭМ 1-2, содержит помимо вышеописанного состава первого типа модуля - УЭМ 1-1, дополнительно введенные вторые УПП 5-2, ПЛИС 6-2 и блок 7-2 памяти, а третий тип модуля - УЭМ 1-3, содержит помимо вышеописанного состава второго типа модуля - УЭМ 1-2, дополнительно введенные третьи УПП 5-3, ПЛИС 6-3 и блок 7-3 памяти. Ил. 1 л.

Полезная модель относится к области вычислительной техники, в частности к вычислительным устройствам для обработки данных в области цифровой локации в реальном масштабе времени.

Известна вычислительная система TSPANU для обработки сигналов в гидроакустическом комплексе подводной лодки (ГАК ПЛ), содержащая группу процессоров, объединенных высокоскоростной шиной, для обеспечения реализации параллельных вычислительных процедур, требующих высокой производительности (см. статью H.M. South и др. "Technologies for Sonar Processing", JOHNS HOPKINS APL Technical Digest, VOLUME 19, NUMBER 4, 1998).

Однако, в силу специфики архитектуры системы TSPANU (наличие буферных запоминающих устройств на входе и отсутствие средств для наращивания вычислительной производительности), она не оптимальна для обработки данных в реальном масштабе времени, при этом имеет относительно невысокую вычислительную производительность (~13 Gflops).

По технической сущности наиболее близким к предлагаемому устройству является вычислительное устройство для обработки данных -цифровой вычислительный комплекс (ЦВК) для обработки сигналов в гидроакустических системах в реальном масштабе времени, имеющий модульную реконфигурируемую архитектуру и содержащий группу индивидуальных процессоров, объединенных одной высокоскоростной шиной, схему управления и общую память, причем индивидуальные процессоры выполнены на базе двухпортовых сигнальных микропроцессоров, а также содержит несколько групп индивидуальных процессоров, объединенных в один или несколько модулей программируемых процессоров сигналов (ППС), к входам модулей ППС, являющихся входами ЦВК, и между модулями ППС включены радиальные каналы передачи обрабатываемых сигналов, в ЦВК введены две сети Ethernet, при этом модули ППС объединены с модулями ЭВМ одной, а модули ЭВМ объединены с модулями пультов другой сетью Ethernet, кроме того, введены две магистральные шины последовательного интерфейса типа Манчестер-2 для обмена данными и управляющими воздействиями с внешними системами, причем все модули ППС объединены с одной, а модули ЭВМ и модули пультов - с другой магистральной шиной интерфейса Манчестер-2 (см. патент РФ 2207620 по кл. G06F 15/16 от 11.03.2001).

Однако, известное вычислительное устройство обладает относительно низкой производительностью (не более 100 Gflops) и сложностью, так как микропроцессоры имеют ограниченные функциональные возможности и требуют множество дополнительных внешних программируемых коммутаторов, как между индивидуальными микропроцессорами, так и между их группами, что ограничивает вычислительную производительность при обработке больших потоков данных и/или параллельном решении нескольких задач.

Техническим результатом является повышение производительности вычислительного устройства и его упрощение.

Достигается это тем, что вычислительное устройство для обработки данных содержит N унифицированных электронных модулей (УЭМ), где N=1-3, взаимосвязанных с общей системной шиной и каналами управления, ввода-вывода и обмена данными, причем каждый из N УЭМ выполнен в виде одного из трех типов модулей, при этом первый тип модуля УЭМ содержит унифицированный субмодуль приема-передачи данных - (УПП), программируемую логическую интегральную схему - (ПЛИС), блок памяти, коммутатор и преобразователь сигналов, причем первый и второй входы-выходы УПП подключены к соответствующим каналам управления, ввода-вывода и обмена данными, третий вход-выход УПП подключен к первому входу-выходу ПЛИС, второй вход-выход которой подключен к входу-выходу блока памяти, третий вход-выход ПЛИС подключен к первому входу-выходу коммутатора, второй вход-выход которого через преобразователь сигналов подключен к общей системной шине, второй тип модуля - УЭМ, содержит помимо вышеописанного состава первого типа модуля - УЭМ, дополнительно введенные вторые УПП, ПЛИС и блок памяти, причем первый и второй входы-выходы второго УПП подключены к соответствующим каналам управления, ввода-вывода и обмена данными, третий вход-выход второго УПП подключен к первому входу-выходу второго ПЛИС, второй вход-выход которой подключен к входу-выходу второго блока памяти, третий вход-выход ПЛИС подключен к третьему входу-выходу коммутатора, первый выход первой ПЛИС подключен к первому входу второй ПЛИС, а первый выход которой подключен к первому входу первой ПЛИС, а третий тип модуля - УЭМ, содержит помимо вышеописанного состава второго типа модуля - УЭМ, дополнительно введенные третьи УПП, ПЛИС и блок памяти, причем первый и второй входы-выходы третьего УПП подключены к соответствующим каналам управления, ввода-вывода и обмена данными, третий вход-выход третьего УПП подключен к первому входу-выходу третьей ПЛИС, второй вход-выход которой подключен к входу-выходу третьего блока памяти, третий вход-выход третьей ПЛИС подключен к четвертому входу-выходу коммутатора, второй выход второй ПЛИС подключен к первому входу третьей ПЛИС, ко второму входу которой подключен второй выход первой ПЛИС, первый выход третьей ПЛИС подключен ко второму входу второй ПЛИС, а второй выход третьей ПЛИС подключен ко второму входу первой ПЛИС.

Сущность технического решения заключается в том, что выполнение вычислительного устройства вышеописанным образом позволяет достигнуть поставленный технический результат.

На Фиг.1 и фиг.2 представлена блок-схема предлагаемого устройства.

Вычислительное устройство для обработки данных содержит N унифицированных электронных модулей (УЭМ) 1-1, 1-2, 1-3, где N=1-3, подклченных к общей системной шине 2 и взаимосвязанных через каналы 3, 4 управления, ввода-вывода и обмена данными, причем каждый из N УЭМ выполнен ввиде одного из трех типов модулей, различная комбинация которых в любом сочетании и в любом количестве, позволяет потребителю организовать необходимый вычислительный процесс и построить эффективные системы для решения конкретных прикладных задач.

При этом первый тип модуля УЭМ 1-1 содержит унифицированный субмодуль приема-передачи данных - (УПП) 5-1, программируемую логическую интегральную схему (ПЛИС) 6-1, блок 7-1 памяти, коммутатор 8 и преобразователь 9 сигналов, второй тип модуля - УЭМ 1-2, помимо вышеописанного состава, содержит дополнительно введенные УПП 5-2, ПЛИС 6-2 и блок 7-2 памяти, третий тип модуля - УЭМ 1-3, помимо вышеописанного состава второго типа модуля - УЭМ 1-2, содержит дополнительно введенные УПП 5-3, ПЛИС 6-3 и блок 7-3 памяти.

В первом типе модуля УЭМ 1-1 входные данные от источников входных данных поступают по мультигигабитным каналам 3 управления, ввода-вывода (одно- или многомодовые оптоволоконные кабели, или медные витые пары в количестве от одной до четырех, что определяется организацией вычислительного процесса), в УПП 5-1, где, посредством SFP/SFP + трансиверов (например, SFP+10GBASE-SRGL-MTB-SR фирмы CISCO) преобразуются в сигналы внутриплатного интерфейса PCI Express x4 и поступают для обработки в ПЛИС 6-1. После обработки данные из ПЛИС 6-1 поступают на вход УПП 5-1 и после обратного преобразования сигналов, посредством SFP/SFP + трансиверов, по мультигигабитным каналам 3 управления, ввода-вывода поступают к потребителю. ПЛИС 6-1 имеет свой блок 7 памяти, где, при необходимости,происходит накапливание входных данных и/или хранение промежуточных результатов их обработки. ПЛИС содержит двадцать мультигигабитных каналов связи использующихся для организации внутриплатного интерфейса PCI Express x4 (четыре канала связи), внутриплатных обменов с двумя другими ПЛИС УЭМ (по четыре линии на каждый канал связи - дифференциальные пары для приемника и передатчика), соединения с соответствующим УПП (восемь каналов связи).

Управление вычислительным процессом осуществляется по мультигигабитным каналам 3 управления, ввода-вывода или, через коммутатор 8 (например, PEX819) и преобразователь 9 (например, PEX8114), с помощью общей системной шины 2 - CompactPCI. Коммутатор 8, реализующий по шине PCI Express x4 независимый доступ к ПЛИС со стороны общей системной шины 2 для обмена данными и сигналами управления с ПЛИС, и преобразователь 9 сигналов, выполняющий преобразование сигналов общей системной шины 2 во внутриплатный интерфейс PCI Express x4, позволяют осуществлять независимое подключение каждой ПЛИС (и УЭМ в целом) к общей системной шине 2.

Во втором типе модуля УЭМ 1-2 входные данные от источников входных данных поступают по мультигигабитным каналам 3 управления, ввода-вывода в УПП 5-1, 5-2, где преобразуются в сигналы внутриплатного интерфейса PCI Express x4 и поступают для обработки в ПЛИС 6-1, 6-2. После обработки данные из ПЛИС 6-1, 6-2 поступают на вход УПП 5-1, 5-2 и после обратного преобразования сигналов по мультигигабитным каналам 3 управления, ввода-вывода поступают к потребителю. ПЛИС 6-1, 6-2 имеют свои блоки 7-1, 7-2 памяти где, при необходимости, происходит накапливание входных данных и/или хранение промежуточных результатов их обработки.

Каждая ПЛИС содержит двадцать мультигигабитных каналов связи использующихся для организации внутриплатного интерфейса PCI Express x4 (четыре канала связи), внутриплатных обменов с двумя другими ПЛИС УЭМ (по четыре линии на каждый канал связи - дифференциальные пары для приемника и передатчика), соединения с соответствующим УПП (восемь каналов связи).

В зависимости от требуемого вычислительного процесса ПЛИС 6-1,6-2 взаимосвязаны по внутриплатному интерфейсу PCI Express x4 и/или через УПП 5-1,5-2 и мультигигабитные каналы 4 обмена данными (в количестве от одного до четырех, в зависимости от организации вычислительного процесса) поступают в ПЛИС других УЭМ.

Третий тип модуля УЭМ 1-3, помимо вышеописанного состава второго типа модуля - УЭМ 1-2, содержит дополнительно введенные УПП 5-3, ПЛИС 6-3 и блок 7-3 памяти. Работа модуля третьего типа УЭМ 1-3 аналогична работе модуля второго типа УЭМ 1-2.

Потребитель может расширить возможности вычислительного устройства для обработки данных путем разработки собственных прикладных программ.

1. Вычислительное устройство для обработки данных, характеризующееся тем, что оно содержит N унифицированных электронных модулей (УЭМ) 1-1...1-3, где N=1-3, взаимосвязанных с общей системной шиной 2 и каналами 3, 4 управления, ввода-вывода и обмена данными, причем каждый из N УЭМ выполнен в виде одного из трех типов модулей 1-1...1-3, при этом первый тип модуля УЭМ 1-1 содержит унифицированный субмодуль приема-передачи данных (УПП) 5-1, программируемую логическую интегральную схему (ПЛИС) 6-1, блок 7-1 памяти, коммутатор 8 и преобразователь 9 сигналов, причем первый и второй входы-выходы УПП 5-1 подключены к соответствующим каналам 3, 4 управления, ввода-вывода и обмена данными, третий вход-выход УПП 5-1 подключен к первому входу-выходу ПЛИС 6-1, второй вход-выход которой подключен к входу-выходу блока 7-1 памяти, третий вход-выход ПЛИС 6-1 подключен к первому входу-выходу коммутатора 8, второй вход-выход которого через преобразователь 9 сигналов подключен к общей системной шине 2, второй тип модуля УЭМ 1-2 содержит помимо вышеописанного состава первого типа модуля УЭМ 1-1 дополнительно введенные вторые УПП 5-2, ПЛИС 6-2 и блок 7-2 памяти, причем первый и второй входы-выходы второго УПП 5-2 подключены к соответствующим каналам 3, 4 управления, ввода-вывода и обмена данными, третий вход-выход второго УПП 5-2 подключен к первому входу-выходу второго ПЛИС 6-2, второй вход-выход которой подключен к входу-выходу второго блока 7-2 памяти, третий вход-выход ПЛИС 6-2 подключен к третьему входу-выходу коммутатора 8, первый выход первой ПЛИС 6-1 подключен к первому входу второй ПЛИС 6-2, а первый выход которой подключен к первому входу первой ПЛИС 6-1, а третий тип модуля УЭМ 1-3 содержит помимо вышеописанного состава второго типа модуля УЭМ 1-2 дополнительно введенные третьи УПП 5-3, ПЛИС 6-3 и блок 7-3 памяти, причем первый и

второй входы-выходы третьего УПП 5-3 подключены к соответствующим каналам 3, 4 управления, ввода-вывода и обмена данными, третий вход-выход третьего УПП 5-3 подключен к первому входу-выходу третьей ПЛИС 6-3, второй вход-выход которой подключен к входу-выходу третьего блока 7-3 памяти, третий вход-выход третьей ПЛИС 6-3 подключен к четвертому входу-выходу коммутатора 8, второй выход второй ПЛИС 6-2 подключен к первому входу третьей ПЛИС 6-3, ко второму входу которой подключен второй выход первой ПЛИС 6-1, первый выход третьей ПЛИС 6-3 подключен ко второму входу второй ПЛИС 6-2, а второй выход третьей ПЛИС 6-3 подключен ко второму входу первой ПЛИС 6-1.