Устройство для приема дискретных сигналов
Полезная модель относится к области систем передачи и приема дискретных сигналов.
Предложенное устройство для приема дискретных сигналов содержит последовательно соединенные блок постоянной памяти, первый блок оперативной памяти с синхронизирующим входом, формирователь анализируемой последовательности, формирователь сигналов коэффициентов функции Уолша, второй блок оперативной памяти, а также тактовый генератор и счетчик, первый и второй сумматоры, блок вычитания, умножитель, первый и второй блоки деления и компаратор.
Устройство позволяет повысить информативность решений при приеме дискретных сигналов, формируемых на основе корректирующих кодов Хэмминга, характеризуемых малой избыточностью, путем вычисления символьных апостериорных вероятностей.
Полезная модель относится к области передачи и приема дискретных сигналов.
В теории передачи и приема дискретных сигналов известны два правила приема. Первое правило приема реализует критерий максимального правдоподобия (прием "в целом") [1]. Второе правило реализует метод посимвольного приема, основанное на вычислении символьных апостериорных вероятностей [2].
Известно устройство [1], реализующее правило приема "в целом" дискретных к сигналов с параметрами (N, K). Здесь N - длительность сигналов, М=2K - объем ансамбля сигналов. Это устройство содержит М корреляторов, М - входовый блок выбора максимального значения. Корреляторы вычисляют взаимные корреляции реализации на входе приемного устройства с множеством М используемых сигналов. Блок выбора максимального значения из М величин выдает решение относительно переданного сигнала путем определения номера коррелятора i(i=1,2,
,М) с максимальным значением коэффициента корреляции.
При увеличении объема ансамбля дискретных сигналов М растет техническая сложность этого устройства, определяемая необходимостью исполнения М корреляторов. Это является ограничивающим фактором использования данного устройства для больших значений М [1].
Известно устройство приема дискретных сигналов [3], которое отчасти преодолевает эту трудность и которое является наиболее близким по технической сути к предлагаемому устройству. Это устройство реализует прием "в целом" с использованием формирователя сигналов коэффициентов функции Уолша размерностью М=2K. Устройство [3] содержит блок оперативной памяти, информационный вход которого является входом устройства, формирователь сигналов коэффициентов функции Уолша и детектор максимального сигнала, вход которого соединен с первым выходом формирователя сигналов коэффициентов функции Уолша, выход детектора максимального сигнала является выходом устройства, формирователь знака, генератор тактовых импульсов, ключ, первый и второй счетчики, блок поразрядного умножения, блок постоянной памяти, блок контроля четности, информационные входы формирователя знака соединены с соответствующими выходами блока оперативной памяти, выходы блока формирования знаков соединены с соответствующими информационными входами формирователя сигналов коэффициентов функции Уолша, второй выход которого соединен с первым входом ключа, второй вход которого соединен с выходом генератора тактовых импульсов, а выход соединен с входом первого счетчика, первые установочные выходы которого соединены с соответствующими адресными входами блока оперативной памяти и блока постоянной памяти, последний установочный выход соединен с входом второго счетчика, синхронизирующим входом формирователя сигналов коэффициентов Уолша и третьим входом ключа, первые установочные выходы второго счетчика соединены с соответствующими первыми входами блока поразрядного умножения, вторые входы которого соединены с соответствующими выходами блока постоянной памяти, выход блока поразрядного умножения соединен с входом блока контроля четности, выход которого соединен с управляющим входом формирователя знака, последний установочный выход второго счетчика с четвертым входом ключа.
Недостатком данного устройства является то, что требуемое число вычислительных операций растет в зависимости от К как 2К , что определяется использованием формирователя сигналов коэффициентов функции Уолша размерностью 2К. Это снижает быстродействие устройства.
Технической задачей является повышение быстродействия устройства для приема дискретных сигналов путем применения метода посимвольного приема дискретных сигналов, формируемых на основе кодов Хэмминга с параметрами (N=2k-1, K=2 k-k-1), k=3, 4,. Эти коды характеризуются малой избыточностью, то есть К>N-К [2], в этом случае оценка требуемого числа вычислительных операций определяется как 
2N-K.
Указанная техническая задача достигается тем, что в известное устройство для приема дискретных сигналов [3], содержащее блок постоянной памяти, первый блок оперативной памяти с синхронизирующим входом, формирователь сигналов коэффициентов функции Уолша, тактовый генератор и счетчик, вход которого соединен с выходом тактового генератора, в него введены формирователь анализируемой последовательности, второй блок оперативной памяти, содержащий группу адресных входов и группу сигнальных входов, первый и второй сумматоры, блок вычитания, умножитель, первый и второй делители и компаратор, при этом сигнальный вход блока постоянной памяти является сигнальным входом устройства, выход блока постоянной памяти соединен с входом первого блока оперативной памяти, группа адресных входов которого подключена к группе выходов счетчика, а группа сигнальных выходов подключена к группе входов формирователя анализируемой последовательности, группа выходов которого соединена с группой сигнальных входов формирователя сигналов коэффициентов функции Уолша, группа выходов которого подключена к группе сигнальных входов второго блока оперативной памяти, группа адресных входов которого подключена к группе выходов счетчика, а первый и второй сигнальные выходы подключены соответственно к первому и второму входам первого сумматора и к первому и второму входам блока вычитания, первый вход умножителя соединен с выходом первого сумматора, а второй вход умножителя соединен с управляемым выходом первого блока оперативной памяти, первый вход первого делителя соединен с выходом блока вычитания, а его второй вход соединен с управляемым сигнальным выходом первого блока оперативной памяти, первый и второй входы второго сумматора подключены к выходам, соответственно, умножителя и первого делителя, а его выход подключен к первому входу второго делителя, второй вход которого соединен со вторым сигнальным выходом второго блока оперативной памяти, а выход соединен с входом компаратора, выход второго делителя является первым выходом устройства, а выход компаратора является вторым выходом устройства.
Блоки, указанные в отличительной части, выполняются на основе стандартных микросхем [4]. Использование этих блоков в совокупности с прототипом позволило создать устройство, которое повышает быстродействие при приеме дискретных сигналов путем применения метода посимвольного приема дискретных сигналов, формируемых на основе кодов Хэмминга.
Предложенное устройство и его работа поясняется рисунками. На фиг.1 приведена блок-схема предлагаемого устройства для приема дискретных сигналов. На фиг.2. приведена блок-схема формирователя анализируемой последовательности. На фиг.3. приведена схема базового элемента алгоритма быстрого спектрального преобразования в базисе Уолша с операциями "сложение-вычитание". На фиг.4. приведена схема базового элемента модифицированного алгоритма быстрого спектрального преобразования в базисе Уолша с операцией "умножение".
Предложенное устройство содержит (фиг.1):
- блок 1 постоянной памяти, вход которого "Вход" является сигнальным входом устройства;
- первый блок 2 оперативной памяти, вход "Синхр. вход" которого является синхронизирующим входом устройства;
- формирователь 3 анализируемой последовательности;
- формирователь 4 сигналов коэффициентов функции Уолша;
- второй 5 блок оперативной памяти;
- тактовый генератор 6;
- счетчик 7;
- первый сумматор 8;
- блок 9 вычитания;
- умножитель 10;
- первый делитель 11;
- второй сумматор 12;
- второй делитель 13 с выходом 14;
- компаратор 15 с выходом 16.
Выходы 14 и 16 являются выходами устройства.
При этом
- сигнальный вход блока 1 постоянной памяти является сигнальным входом устройства;
- группа адресных входов и сигнальный вход первого блока 2 оперативной памяти подключены соответственно к группе выходов счетчика 7 и к выходу блока 1 постоянной памяти;
- группа сигнальных входов формирователя 3 анализируемой последовательности подключена к группе выходов первого блока 2 оперативной памяти;
- группа сигнальных входов формирователя 4 сигналов коэффициентов функции Уолша подключена к группе выходов формирователя 3 анализируемой последовательности;
- группа сигнальных входов второго блока 5 оперативной памяти подключена к группе сигнальных выходов формирователя 4 коэффициентов функции Уолша, а его группа адресных входов подключена к группе выходов счетчика 7, вход которого соединен с выходом тактового генератора 6;
- первый и второй входы первого сумматора 8 подключены соответственно к первому и второму выходам второго блока 5 оперативной памяти;
- первый и второй входы блока вычитания 9 подключены соответственно к первому и второму выходам второго блока 5 оперативной памяти;
- первый и второй входы умножителя 10 соединены соответственно с выходом первого сумматора 8 и с управляемым выходом первого блока 2 оперативной памяти,
- первый и второй входы первого делителя 11 соединены соответственно с выходом блока вычитания 9 и с управляемым сигнальным выходом первого блока 2 оперативной памяти,
- первый и второй входы второго сумматора 12 подключены к выходам, соответственно, умножителя 10 и первого делителя 11;
- первый и второй входы второго делителя 13 соединены соответственно с выходом второго сумматора 12 и со вторым сигнальным выходом второго блока оперативной памяти 22;
- выход второго делителя 13 является первым выходом 14 устройства;
- вход компаратора 15 соединен с выходом второго делителя 13, а его выход 16 является вторым выходом устройства.
Блок-схема формирователя 4 анализируемой последовательности для частного случая ансамбля сигналов объемом М=24 (k=3) и длительностью N=7 приведена на фиг.2. Блок-схема содержит семь входов 17, 18, 19, 20, 21, 22, 23, каждый из которых подключен к соответствующему сигнальному выходу первого блока 2 оперативной памяти. Блок-схема содержит три столбца. Первый столбец содержит три умножителя 24, 25, 26. Второй столбец содержит семь умножителей 27, 28, 29, 30, 31, 32, 33. Третий столбец содержит шесть умножителей 34, 35, 36, 37, 38, 39.
Входы первого 24, второго 25, третьего 26 умножителей в составе первого столбца подключены соответственно к первому 17 и пятому 21, второму 18 и шестому 22, третьему 19 и седьмому 23 сигнальным входам формирователя 3 анализируемой последовательности.
Входы умножителя 27 в составе второго столбца подключены соответственно к выходу умножителя 24 и выходу умножителя 26. Входы умножителя 28, умножителя 29, умножителя 30, умножителя 31, умножителя 32 и умножителя 33 в составе второго столбца подключены соответственно к четвертому 20 и шестому 22, первому 17 и третьему 19, пятому 21 и седьмому 23, второму 18 и четвертому 20, первому 17 и седьмому 23, четвертому 19 и пятому 21 сигнальным входам формирователя 3 анализируемой последовательности.
Входы умножителя 34, умножителя 35, умножителя 36, умножителя 37, умножителя 38, умножителя 39 в составе третьего столбца подключены соответственно к выходу умножителя 25 и к выходу умножителя 26, к выходу умножителя 25 и к выходу умножителя 24, к выходу умножителя 28 и к выходу умножителя 30, к выходу умножителя 29 и к выходу умножителя 28, к выходу умножителя 31 и к выходу умножителя 33, к выходу умножителя 32 и к выходу умножителя 31.
Выходы умножителей 27, 34, 35, 36, 37, 38 и 39 являются, соответственно, выходами 40, 41, 42, 43, 44, 45, 46 формирователя 3 анализируемой последовательности.
В общем случае формирователь 4 анализируемой последовательности содержит умножители, которые расположены в n-k столбцах. Первый столбец содержит 2n-k-1-1 умножителей, столбец с номером i, 2
i<(n-k), содержит 2n-k+1-2n-k-i+2 -1 умножителей, (n-k)-ый столбец содержит n-1 умножителей.
Опишем процедуру посимвольного приема, реализуемую устройством.
Пусть 
- сигнал из ансамбля двоичных (bi=±1) сигналов, формируемых на основе корректирующих кодов Хэмминга [2] с параметрами (N=2k-1, K=2k-k-1, k=3, 4, 5,); 
- реализация на входе приемного устройства, соответствующая сигналу 
.
Правило символьного приема основано на вычислении символьных апостериорных вероятностей 
, 
[2] и принятии решений: если 
, то принимается решение bi=1, иначе bi =-1.
В предлагаемом устройстве вычисляется разность 
, которая имеет вид [5]
где 
Здесь 
- функция отношения правдоподобия; b'jl , l=0,1,,N-1, двоичные символы кодовых слов дуального кода объемом 2N-K; 
значение номера i-го столбца проверочной матрицы Н=(h mi; 0m<N-К; 0i<N) используемого кода; 
- номер кодового слова 
дуального кода.
При вычислении множества F(hi) применяется алгоритм быстрого спектрального преобразования в базисе Уолша [6]. Размерность базиса Уолша определяется лишь размерностью дуального кода 2N-K, что обеспечивает значительно большую скорость обработки 
по сравнению с методом прямого вычисления величин F(h i). Алгоритм быстрого спектрального преобразования в базисе Уолша размерностью 2l представляется направленным графом, содержащем l столбцов, каждый столбец содержит 2 l-1 базовых элементов с операциями "сложение-вычитание" [6]. На фиг.3 приведен вид этого базового элемента.
Предлагаемое устройство реализует вычисление апостериорных символьных вероятностей , 
с использованием соотношений (1), (2), (3). Устройство работает следующим образом.
Начало вычисления вероятностей , 
устройством определяется сигналом синхронизации "Синх.вход" после поступления дискретной реализации 
длительностью N в блок 1 постоянной памяти через вход устройства "Вход". При этом счетчик 7 находится в нулевом состоянии. В блоке постоянной памяти 1 табличным методом отображаются отсчеты yi в величины и 
, поступающие в первый блок 2 оперативной памяти.
Формирователь 3 анализируемой последовательности вычисляет множество величин Dv, v=0, 1,,2N-K-1 в соответствии с соотношением (3), используя величины zi, i=0, 1,,N-1, поступающие из первого блока 2 оперативной памяти.
При вычислении множества Dv применяется модифицированный алгоритм быстрого преобразования в базисе Уолша размерностью 2N-K над дискретной последовательностью 
. Модифицированный алгоритм быстрого преобразования в базисе Уолша над дискретной функцией 
длительностью N=2k-1 представляется графом, содержащем k столбцов. Столбцы содержат умножители, образующие базовые элементы алгоритма с операцией "умножение". На фиг.4 приведен вид этого базового элемента.
Формирователь 4 сигналов коэффициентов функции Уолша осуществляет вычисление множества -F(hi) объемом 2N-K =2k в соответствии с соотношением (2) с использованием определенного выше алгоритма быстрого спектрального преобразования в базисе Уолша, используя анализируемую последовательность D v, поступающую из формирователя 3 анализируемой последовательности. Вычисленное множество F(hi) помещается о второй блок 5 оперативной памяти.
Вычисление разности символьных апостериорных вероятностей 
осуществляется на основе величин wi, хранящихся в первом блоке 2 оперативной памяти, и величин F(hi ), хранящихся во втором блоке 5 оперативной памяти. Номера сигнальных символов i (соответственно адреса величин wi в первом блоке 2 оперативной памяти и F(hi) во втором блоке 5 оперативной памяти) задаются счетчиком 7 на N=2k -1 состояний, на вход которого поступают импульсы тактового генератора 6. После вычисления N величин R(bi) счетчик переводится в исходное нулевое состояние (по модулю N). Вычисление R(b i) осуществляется в соответствии с соотношением (1), используя:
- первый сумматор 8 и блок 9 вычитания, в которых вычисляется сумма F(0)+F(hi) и разность F(0)-F(h i), при этом спектральная составляющая F(0) поступает с первого сигнального выхода второго блока 5 оперативной памяти, а спектральная составляющая F(hi) поступает со второго сигнального выхода второго блока 5 оперативной памяти;
- умножитель 10, в котором вычисляются величины wi ·(F(0)+F(hi)), при этом множитель (F(0)+f(h i)) поступает с выхода первого сумматора 8, а множитель wi поступает с управляемого сигнального выхода первого блока 2 оперативной памяти;
- первый делитель 11, в котором вычисляются величины 
, при этом на первый вход поступает множитель (F(0)+F(h i)) с выхода блока вычитания 9, а на второй вход поступает делитель wi с управляемого сигнального выхода первого блока 2 оперативной памяти;
- второй сумматор 12, в котором вычисляются значения 
, на входы которого поступают величины с выхода умножителя 10 и первого делителя 11;
- второй делитель 13, в котором вычисляются результирующие величины 
, на первый вход которого поступают величины с выхода второго сумматора 12, а на второй вход поступают величины со второго выхода второго блока 5 оперативной памяти.
- компаратор 15, в котором вычисляются значения bi на основе R(bi);
- на первый выход 14 устройства с выхода второго делителя 13 поступают вычисленные значения R(bi), на второй выход 16 устройства с выхода компаратора 15 поступают вычисленные значения bi.
Из приведенного описания следует, что требуемое число вычислительных операций определяется быстрым спектральным преобразованием в базисе Уолша размерностью 2N-K с базовой операцией "сложение-вычитание" и модифицированным быстрым спектральным преобразованием в базисе Уолша размерностью 2N-K с базовой операцией "умножение". Отношение 
является оценкой повышения быстродействия предлагаемого устройства по отношению к прототипу. Например, для ансамбля дискретных сигналов объемом М=257, формируемого на основе кода Хэмминга с параметрами (63,57) значение 
равно =7.5·1014.
Таким образом, предлагаемое устройство решает поставленную техническую задачу повышение быстродействия устройства для приема дискретных сигналов путем применения метода посимвольного приема дискретных сигналов на основе кодов Хэмминга.
Литература.
1. Витерби Э.Д. Принципы когерентной связи. М: Советское радио. 1970.
2. Кларк Дж., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи. М.: Радио и связь. 1987.
3. Смольянинов В.М., Назаров Л.Е., Лабутин М.В. Устройство для приема дискретных сигналов, А.С. 1372344 кл. G08 С 19/18 (прототип). Опубл. 07.02.88.
4. Точи Р.Дж., Уидмер Н.С.Цифровые системы. Теория и практика. М.: Изд.дом «Вильяме». 2004. 1024 с.
5. Смольянинов В.М., Назаров Л.Е. Применение спектрального преобразования в базисе Уолша при оптимальном посимвольном приеме сигналов, основанных на линейных кодах. // Радиотехника и электроника. 1997. Т.42. 
10. Стр.1214-1219.
6. Трахтман AM, Трахтман В.А. Основы дискретных сигналов на конечных интервалах. М.: Советское радио. 1975. 208 с.
Устройство для приема дискретных сигналов, содержащее блок постоянной памяти, первый блок оперативной памяти с синхронизирующим входом формирователь сигналов коэффициентов функции Уолша, тактовый генератор и счетчик, вход которого соединен с выходом тактового генератора, отличающееся тем, что в него дополнительно введены формирователь анализируемой последовательности, второй блок оперативной памяти, содержащий группу адресных входов и группу сигнальных входов, первый и второй сумматоры, блок вычитания, умножитель, первый и второй делители и компаратор, при этом сигнальный вход блока постоянной памяти является сигнальным входом устройства, а его выход соединен с входом первого блока оперативной памяти, группа адресных входов которого подключена к группе выходов счетчика, а группа сигнальных выходов подключена к группе входов формирователя анализируемой последовательности, группа выходов которого соединена с группой сигнальных входов формирователя сигналов коэффициентов функции Уолша, группа выходов которого подключена к группе сигнальных входов второго блока оперативной памяти, группа адресных входов которого подключена к группе выходов счетчика, а первый и второй сигнальные выходы подключены соответственно к первому и второму входам первого сумматора и к первому и второму входам блока вычитания, первый вход умножителя соединен с выходом первого сумматора, а второй вход умножителя соединен с управляемым сигнальным выходом первого блока оперативной памяти, первый вход первого делителя соединен с выходом блока вычитания, а его второй вход соединен с управляемым сигнальным выходом первого блока оперативной памяти, первый и второй входы второго сумматора подключены к выходам, соответственно, умножителя и первого делителя, а его выход подключен к первому входу второго делителя, второй вход которого соединен со вторым сигнальным выходом второго блока оперативной памяти, а выход соединен с входом компаратора, при этом выход второго делителя является первым выходом устройства, а выход компаратора является вторым выходом устройства.
