Устройство для контроля постоянных блоков памяти

опислни

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик

i>982097 (6l ) Дополнительное к авт. саид-ву ¹ 60728 (22) Заявлено 12.09.80 (2 f ) 2980591/18с присоеднненневт заявки М (23) П риорнтет

Опубликовано 15.12.82. Бюллетень М

Дата опубликования описания 15.12.3

l)N, Кл.

611 С. 29/00

ГавударвтеениыВ квинтет

СССР ио делан иэвбретеиий и аткрмтий

3) УДК681. .327(088.8) А. В. Закиров, У. Г. Латыпов, E. B. Чиркин и" В;,Н; Матвеев/ (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСТОЯННЫХ

БЛОКОВ ПАМЯТИ

Изобретение относится к контролю запоминающих устройств.

По основному авт. св. № 607282 известно устройство для контроля постоянных блоков памяти, содержащее гене:ратор импульсов, счетчик, элементы 2ИИЛИ, эталонный блок памяти, блок сравнения и блок индикации, причем выход генератора подключен к входу счетчика, выходы которого подключены к входам элементов 2И-ИЛИ, выходы которых подключены к входам эталонного блока памяти. и выходам устройства, входы блока сравнения, подключены соответственно к выходу эталонного блока памяти и K в х о д а м M у сcтTр о и сcт в аa, а выходы блока сравнения подключены к входу блока индикапии 1

Так как в этом устройстве эталонный блок памяти не обладает быстродействием, равным быстродействию проверяемого блока памяти, это не позволяет использовать устройство для опреде2 с-лепня области устойчивой работы постоянных блоков памяти на повышенной час тоте обращения, а также для контроля постоянных блоков памяти, быстродействие которых выше быстродействия эталонного блока памяти, если в качестве эталонного блока памяти применяется, например, медленно действующее оперативное запоминающее устройство.

Цель изобретения «расширение функ:циональных возможностей устройства за счет определения области устойчивой работы постоянных блоков памяти на повышенной частоте. обращения. !

5 Поставленная цель достигается тем, что в устройство для контроля постоянных блоков памяти введен элемент ИЛИНЕ, входы которого подключены к выходам разрядов счетчика с 1-го по yl -й (где тт = РОД М, М - число слов постоянного блока памяти), а выход — к входу разрешения means эталонного блока памяти, причем единичный выход нулевого

3 982 разряда счетчика подключен к входу разрешения блока сравнения.

На чертеже изображена схема предлагаемого устройства.

Устройство содержит генератор 1 импульсов,(28 +1)- разрядный счетчик 2, имеющий нулевой выход 3 и единичный выход 4 нулевого разряда, выходы 5 младших разрядов (с 1-ro по и -й разряд) и выходы 6 старших разрядов с (И+1)-rо по 2Й -й разряд, элементы

2И-ИЛИ 7, имеющие входы 8-11, сое диненные соответственно с выходами ,3, 5, 4 и 6 счетчика 2, и выходы 12, подключенные соетветственно к входам эталонного блока 13 памяти и выходам

14 устройства, блок 15 сравнения и блок

16 индикации. Информационные входы блока 15 соединены с выходами блока

13 и входами 17 устройства, а его вы-. ход — с входом блока 16 индикации. К входам 17 и выходам 14 устройства подключается проверяемый блок 18 памяти. Устройство содержит также схему

ИЛИ- 1Е 19, Н входов которой подключены к выходам 5 счетчика 2, а выход к "входу 20 разрешения чтения эталон ного блока памяти, единичный выход 4 нулевого разряда счетчика 2 подключен к входу 21 разрешения сравнения блока

15 сравнения.

Устройство работает следующим образом.

Перед началом контроля проверяемого блока 18 производится запись информации, соответствующей проверяемому блоку, в эталонный блок 13, если в качестве такого блока используется оперативное запоминающее устройство. Запись информации производится с помощью управляющей ЭВМ. Она возможна также с любого другого стандартного устройства ввода и, наконец, с аналогичного проверяемому постоянного блока памяти, предварительно прошедшего проверку и принятого, таким образом, за эталонный.

После окончания записи устройство готово к контролю проверяемого постоянного блока памяти.

097 4

31

Предположим, что в рассматриваемый момент времени счетчик 2 находится в нулевом состоянии. Тогда с выхода 3, счетчика 2 разрешающий уровень посту .пает на вход 8 элементов 2И-ИЛИ 7„ а запрещающий уровень с выхода 4 счетчика 2 поступает на входы 10 элемента 2И-ИЛИ 7 и на вход 21 схемы

15 сравнения. Сигналы с выходов 5 счетчика 2. поступают на входы 9, а сигналы с выходов 6 поступают на входы 11 элементов 2И-ИЛИ 7. При этом на выходах 12 элементов 2И-ИЛИ 7 устанавливается код адреса, соответствующий выходам 5 сч етч ика 2, т.е. 00,..., О. На входы схемы ИЛИ HE 19 поступает также код 00,...,0, и с ее выхода разрешающий уровень поступает на вход

20 разрешения чтения эталонного блока.

С обоих блоков 13 и 18 памяти производится считывание соответствующей этому адресу информации, которая с выхода каждого из них поступает на соответствующие входы блока 15 сравнения. Но так как на его вход 21 подается запрещающий уровень с выхода

4 счетчика 2, то сравнения в этом такте не происходит. Импульс генератора 1 меняет состояние счетчика 2 на единицу, т.е. на выходе 3 нулевого разряда счетчика 2 устанавливается запрещающий уровень, а на выходе 4 устанавливается разрешающий уровень.

При этом на выходе 12 элементов 2ИИЛИ 7 устанавливается код адреса, соответствующий выходам 6 старших разрядов счетчика 2, опять 00 ...,О, т.е. после обращения по нулевому адресу в первом такте. Во втором такте обращение производится опять по нулевому адресу.

Вновь производится считывание с обоих блоков 13 и 18 памяти и так как на входе 21 схемы 15 сравнения разрешающий уровень, то в этом такте происходит сравнение считанной информации.

Следующий импульс генератора 1 увели.чивает состояние счетчика 2 на единицу, В этом такте производится обращение по первому адресу блоков 13 .и

18. Считанная информация поступает на блок 15 сравнения, но как в первом случае сравнения не происходит, так как на выходе 21 блока 15 сравнения стоит запрещающий уровень. На входе

20 разрешения чтения с эталонного блока 13 также запрещающий уровень, который будет до тех пор, пока в младших разрядах счетчика не переберутся все возможные состояния, и они не обнулятся. В течение всего этого времени на вход блока 15 сравнения с выхода эталонного блока 13 поступает информация, соответствующая адресу 00,...,0, и сравнение происходит только при считывании из проверяемого блока памяти информации также по адресу 00,...,0.

Этот адрес определяется состоянием старших разрядов счетчика 2, т.е. при

5 9820 всех 2 -1 состояниях младших разрядов (с 1-го rio И-й счетчика 2сравнение происходить не будет. Таким обра.зом, в проверяемом блоке 18 контролируется синхронность, информации ао адресу 00,...,0, при чтении ее на предельной рабочей частоте после всех

2 -1 адресов во время четных тактов.

Обращение к блокам памяти производится в следующей последовательности: 10

Первое обращение по адресу 00,...,00

Второе обращение по адресу 00,...,00

Третье обращение по адресу 00,...,01

Четвертое обращение по адресу 00...00 15

Пятое обращение по адресу 00,...,10

Шестое обращение по адресу . 00,,00

Седьмое обращение, по адресу 00,...,11 2О

° Ф ° (2.2 -2)-е обращение по адресу 00,...,00 (2.2 -1)-е обращение по адресу 1l 2$

Далее импульс генератора 1 устанавливает все младшие разряды (c О-го по

yl -й) в нулевое состояние и заносит единицу в (И +1)-й разряд. На выходе схемы ИЛИ-НЕ 19 появляется вновь 3Ф разрешающий потенциал, и с приходом следующего импульса генератора 1 в эталонном блоке 13 происходит обращение по адресу 00...01, и теперь весь

ILHKJl KoHTpoëèÐóe T сохранность инфор» 35 мации в проверяемом блоке по адресу

00,...,01 при чтении ее после всех .2 -1 адресов блока во время четных фФ тактов. В следующем цикле контроли. руется сохранность информации в прове- 4ф ряемом блоке по адресу 00,...,10, затем по адресу 00,...;11 и так далее до адреса 11,...,11.

Таким образом, в устройстве имитируется режим произвольного обращения к проверяемому блоку на рабочей частоте, и то время как работа эталон

97 6

: ного блока производится на частоте ь

2 + раз меньшей. и+л

Предлагаемое устройство позволяет производить исследования проверяемого блока памяти, в частности определение области устойчивой работы, на повышен« ной частоте по сравнению с частотой работы эталонного блока.

В. предлагаемом устройстве в качестве эталонного блока памяти может применяться оперативное запоминающее устройство с низким быстродействием, но имеется возможность контролировать быстродействующие блоки постоян: ной памяти. Применение оперативного запоминающего устройства позволяет использовать для записи информации в память стандартные средства ввода и легко изменять хранимую информацию при внесении изменений в проверяемые постоянные блоки памяти.

Формула изобретения

Устройство для контроля постоянных блоков памяти по авт. св. N 607282, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет определения области устойчивой работы постоянных блоков памяти на повышенной частоте обращения, в него введен элемент ИЛИ-НЕ, входы которого и одключены к выходам разрядов счетчика с 1-го по И -й (где q = рд", ф

Я- число слов постоянного блока памяти), а выход « к входу разрешающего чтения эталонного блока памяти, причем единичный выход нулевого разряда счетчика подключен к входу разрешения блока сравнения.

Источники информации, принятые во внимание при экспертизе

l. Авторское свидетельство QCCP

N 607282, кл. G 1 1 С 29/00, 1 978.

- 982097

Составитель A. Дерюгин

Редактор E. Лазуренко . Текред М. Гергель Корректор В. Прохненко

Заказ 9721/73 . Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская иаб., д. 4/5 филиал ППП Патент", г. Ужгород, ул. Проектная, 4