Запоминающее устройство с самоконтролем

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<л972600 (61) Дополнительное к авт, свид-ву (22) Заявлено 21.04.81(21) 3276572/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 07,1182.Бюллетень ¹ 41

Дата опубликования описания 07. 11.82 (51) М.Кл

G 11 С 29/00

Государственный комитет

СССР оо делам изобретений и открытий (53) УДК 681,327 (088 ° 8) A . .В . Городний, 3. В. Городн ий, С, В . Дайиден ко, ——

В.И.Корнейчук и И.Н .Орлова т

1 с

< (72) Авторы изобретения (71) Заявитель (54 ) ЭАПОИИНАЮЦЕЕ УСТРОЙСТВО С САИОКОНТРОЛЕИ

Изобретение относится к запоминающим устройствам.

Известно запоминающее устройство с самоконтролем, в котором при появлении ошибок, вызванных отрезками в основных ячейках памяти, происходит обращение в резервные ячейки памяти, число которых ограничено (1 ).

Недостатком этого устройства янляется низкая надежность.

Наиболее близким техническим решением к изобретению является запоминающее устройство с самоконтролем, содержащее регистр адреса, соединенный с двумя дешифраторами адреса, которые подключены к двум адресным накопителям, соединенным с выходным регистром, причем к накопителям подключены два основных регистра слова, соединенные со схемой равенства кодов, которая через схему И подключена к перному основному регистру слова, и группой схем ИЛИ, подключенной к ныходному регистру, каждый из основных регистров слова также связан с одним из днух дополнительных регистров слова и с одной из двух схем поразрядной проверки, с которыми соединены и дополнительные регистры слова, а схеьтт поразрядной проверки через группы элементов И подключены к основным регистрам слова, блок управления связан с регистром адреса, накопителями, основными регистрами слова, схемой И, дополнительными регистрами слова, группами схем и выходным регистром (2).

Недостатками известного устройства являются невысокое быстродействие и ошибочность работы при возникновении отказов в одноименных разрядах одноименных ячеек накопителей, так как при выдаче информации с основных регистров слова одноименные разряды заблокированы, что снижает надежность устройства.

Цель изобретения — повышение быстродействия и надежности устройства.

Поставленная цель достигается тем, что и запоминающее устройство с самоконтролем„ содержащее регистр адреса, выходы которого соединены с входами первого и второго дешифраторов, выходы которых подключены к адресным нходам первого и второго накопителей, регистры слова, схема сравнения, элементы ИЛИ и элементы И, причем первые входы и выходы первого и второго регистров слова сое972600 динены с одними из информационных выходов и входов первого и второго накопителей, другие информационные входы которых подключены к первому выходу третьего регистра слова, вторые выходы первого и второго регистров слова соединены соответственно с входами четвертого регистра слова и одними из входов первой схем сравнения и с входами пятого регистра слона и одними из входов второй схемы сравнения, другие входы первой и второй схем сравнения подключены соответственно к выходам четвертого и пятого регистров слова, а выходы к первым входам первого и второго элементов И, выходы которых соединены соответственно с вторыми входами первого и второго регистров слова, третьи выходы которых подключены соответственно к первому и ко второ- 20 му входам третьей схемы сравнения, третий вход которой соединен с ервым выходом третьего регистра слона, первый вход которого подключен к выходу элемента HJIH, первый вход ко- 25 торогQ соединен с четвертым выходом второго регистра слова, управляющие входы регистра адреса, накопителей, регистров слова и вторые входы элементов И подключены к выходам блока 30 управления, вторые вход и выход третьего регистра слова являются информационными входами и выходом устройства, введены триггеры, сумматор по модулю два, коммутатор, третий 35 дешифратор и формирователь контрольных сигналов, причем входы триггеров подключены к выходам третьей схемы сравнения, выход первого триггера соединен с первыми контрольными 4О входами накопителей и первым входом сумматора по модулю два, выход которого подключен к третьему входу третьего регистра слова, а второй вход — к выходу второго триггера и вторым контрольным входам накопителей, другие информационные выходы которых подключены соответственно к первому и ко второму входам

Формирователя контрольных сигналов, выход которого соединен с входом третье о дешифратора, одни иэ выходов которого подключены соответственно к третьим и к четвертым входам первого и второго регистров улова и к пятому входу первого регистра слова, шестой вход которого соединен со вторым входом элемента

ИЛИ и первым выходом коммутатора, первый и второй входы которого подключены соответственно к третьему .60 выходу третьего регистра слова и к четвертому выходу первого регистра слова, второй выход коммутатора соединен с KoHTpoJtbHhIM входом первого накопителя, 65

На чертеже изображена функциональная схема предложенного устройства. устройство содержит регистр 1 адреса с входами 2, первый 3 и второй 4 дешифраторы, первый 5 и второй б накопители, первый 7 и второй

8 регистры слова, элементы ИЛИ 9, третий регистр 10 слова с информационными входами 11 и выходами 12, четвертый 13 и пятый 14 регистры слова, первую 15 схемы сравнения, первый 17 и второй 18 элементы И, третью схему 19 сравнения, первый 20 и второй 21 триггеры, сумматор 22 по модулю два, коммутатор

23, третий дешифратор 24, блок 25 управления с входом 26 и выходом 27 и формирователь 28 контрольных сигналов.

Устройство работает следующим образом.

Информация одновременно записывается и считывается с обоих накопителей 5 и б. При возникновении отказов в ячейках, для получения слова без ошибок используются неотказавшие раз— ряды ячеек, а отказавшие блокируются.

Но если отказы есть в одноименных разрядах, то при блокировке оказавших разрядов есть ошибка. Для устранения ошибок при блокировке отказавших одноименных разрядов записывается слово в один иэ накопителей 5 или

6 записывается без изменений, а в другой записывается через коммутатор 23, который разбивает исходное слово, например, на две части и меняет их местами. При считывании с обоих накопителей 5 и 6 оба слова имеют ошибки в одноименных разрядах, но слово, считанное из накопителя 5, необходимо снова пропустить через коммутатор 23, т.е. снова поменять местами части слова, вследствие чего ошибки окажутся в других разрядах по сравнению со словами, считанным из накопителя б. Таким образом, произойдет разнесение ошибок в разноименные разряды, а, следовательно, теперь уже возможно получение правильного слова при помощи двух слон с ошибками.

Для того, чтобы определить, когда имеют место отказы в одноименных разрядах, используются схема 19 сравнения, триггеры 20 и 21 и сумматор 22.

Первоначальное исходное слово записывается в оба накопителя 5 и б, затем производится считывание и сравнение считанных слов схемой 19. Если имеет место равенство, то триггер

20 устанавливается в единичное состояние. Также производится сравнение одного иэ считанных слов (поскольку они равны) с исходным словом,размещенным на регистре 10. Если не имеет места равенство, то это означает, 972600 что имеются ошибки в одноименных разрядах, при этом триггер 21 устанавливается в нулевое состояние.

Следовательно, состояние триггера 20 в 1 и триггера 21 в 0 означает, что существуют отказы в одноименных разрядах одноименных ячеек накопителей. Если же считанные слова не равны друг другу, то оба триггера

20 и 21 устанавливаются в нулевое состояние, что соответствует отказам в разноименных разрядах накопителей 5 -и 6.

Сигнал на выходе сумматора 22 есть только в случае, когда триггер

20 в 1 и триггер 21 в 0 .

Такое состояние триггеров 20 и 21 укаэывает,что исходное слово необходимо заново записать через коммутатор 23 в накопитель 5, а накопитель

6 оставить без изменений. Состояния триггеров 20 и 21 записываются в дополнительные разряды ячейки накопителей 5 и 6. На этом запись информации заканчивается.

При считывании из накопителей 5 и 6 эти дополнительные разряды анализируются формирователем 28, где осуществляется проверка на достоверность дополнительных разрядов и выдача в дешифратор 24 их истинного значения.

Дальнейшая работа устройства зависит от того, какой из выходов дешифратора 24 возбужден. Если на дешифраторе 24 возбужден четвертый выход, то коды с регистров 7 и 8 через элементы ИЛИ 9 поступают на регистр 10. Если возбужден первый выход, то содержимое регистров 7 и

8 поступает на регистры 13 и 14 слова, в ячейки накопителей 5 и 6 по тому же адресу записывается обратный код содержимого регистров ? и 8 с последующим считыванием из накопителей 5 и 6 на эти же регистры 7 и 8. Затем по сигналу блока 25 коды с регистров 7 и 8 поступают на cxema 15 и 16 сравнения соответственно.

При несовпадении прямого и обратного кодов одноименных разрядов, схемы 15 и 16 сравнения выдают через элементы

И 17 и 18 разрешающие сигналы на регистры 7 и 8 для выдачи через элементы ИЛИ 9 на регистр 10 только этих разрядов. Выдача содержимого регистров 7 и 8 происходит в обратном коде, т.е. на регистр 10 поступает прямой код содержимого ячеек накопителей 5 и 6. Выходы разрядов регистров 7 и 8, прямой и обратный коды которых совпадают, блокируются.

Таким образом, содержимое отказавших разрядов ячейки одного из накопителей, например 5, не записывается в регистр 10, а вместо него записывается содержимое одноименных неоУкаэавших разрядов другого накопителя, например 6.

При возбуждении третьего выхода дешифратора 24 все происходит аналогично, но выдача содержимого регистра 7 происходит, кроме того, и через коммутатор 23.

Соответствие возбужденных выходов дешифратора 24 состоянием триггеров

20 и 21 приведено в табл.l.

При записи исходное слово Находится в регистре 10, откуда оно записывается в накопители 5 и 6 по адресу, заданному в регистре 1 после дешифрации его на дешифраторах 3 и 4.

Запись в накопители 5 и 6 производится по сигналу блока 25. Затем производится считывание слов с накопителей 5 и 6 на регистры 7 и 8, откуда слова поступают на схему 19 сравнения. Результаты сравнения фиксируются триггерами 20 и 21, состояния которых записываются в дополнительные разряды накопителей 5 и 6. Если при этом триггер 20 находит,ся в 1, а триггер 21 в 0, то

30 одновременно с этим по сигналу выхода сумматора 22 исходное слово с регистра 10 через коммутатор 23 записывается в ту же ячейку накопителя 5. Накопитель 6 остается беэ из—

35 менений. Затем устройство готово к записи следующего слова.

Пример записи в накопители 5 и 6 исходного слова 10 111010, при наличии отказов в четвертом и шестом разря4р дах накопителей 5 и 6, и коррекции считываемой информации приведен в табл.2.

Достоверность хранимой в предложенном устройстве информации, по

4> сравнению с известным выше, поскольку вероятность неисправления ошибок (отказов) при использовании разбивания коммутатором 23 слова на несколько частей и перестановки их местами практически равняется нулю.

Быстродействие предложенного устройства определяется быстродействием дешифратора 24. Если в качестве дешифратора 24 применяется комбинационная схема сравнения, то при счи55 тывании информации быстродействие предложенного устройства в три раза выше, чем известного.

Таким образом, технико-экономические преимущества предложенного устрой60 ства заключаются в его более высоких быстродействии и надежности.

97?600

Таблица 1

Возбужденный выход дешифрато ра 24

Состояние триггеров

Триггер ?О Триггер 21

Отказов нет

Таблица 2

Операция

Действия над словом 10111010

Накопитель 5

Накопитель б

Запись

10111010

10111010

Регистр 14

Регистр 13

Считывание

1010111110

10101110

Регистр 8

Регистр 7

Запись в обратном коде

01010001

01010000

01000101

01000100

Считывание

Блокировка

Регистр 8

Регистр 7

10 1-1-10

101-1-11

1-11101

Коммутатор 23

Выходной регистр 10

Выдача данных

10111010 торов, . выходы которых подключены к адресным входам первого и второго накопителей, регистры слова, схе ь сравнения, элементы ИЛИ и элементы И, причем первые входы и выходы перво65 го и второго регистров слова соеФормула изобретения

Запоминающее устройство с самоконтролем, содержащее регистр адреса, выходы которого соединены с входами первого и второго дешифраХарактер отказов в накопителях 5 иб

Отказы в разноименных разрядах

Отказы в одноименных разрядах

972600

1О динены с одними из информационных выходов и входов первого и второго накопителей, другие информационные входы которых подключены к первому выходу третьего регистра слова, втор е выход первого и второго 5 регистров слова соединены соответственно с входами четвертого регист-. ра слова и одними из входов яервой схемы сравнения и с входами пятого регистра слова и одними из входов второй схем сравнения, другие входы первой и второй схем сравнения подключены соответственно.к выходам четвертого и пятого регистров слова, а выходы — к первым входам первого 15 и .второго элементов И, выходы которых соединены соответственно с вторыми входами первого и второго регистров слова, третьи выходы которых подключены соответственно к пер- 20 вому и к второмч вхопам третьей схемы сравнения, третий вход которой соединен с первым выходом третьего регистра слова, первый вход которо-, го подключен к выжду элемента ИЛИ, 25 первый вход которого соединен с четвертым выходом второго регистра слова, .управляющие входы регистра адреса, накопителей, регистров слова и вторые входы элементов И подключены к выходам блока управления, вто- . рые вход и выход третьего регистра слова являются информационными входами и выходами устройства, о .т— л и ч а ю щ е е с я тем,что,с целью повышения быстродействия и надежности устройства,в него введены триггеры, сумматор по модулю два, коммутатор, третий дешифратор и формирователь контрольных сигналов, причем входы триггеров подключены к выходам третьей схемы сравнения, выход первого триггера соединен с,первыми контрольными входами накопителей и первым входом сумматора по модулю два, выход которого подключен к третьему входу третьего регистра слова, а второй вход — к выходу .второго триггера и вторым контрольным входам накопителей, другие информационные выходы которых подключены соответственн о к первому и ко второму входам формирователя контрольных сигналов, выход которого соединен с входом третьего дешифратора, одни из выходов которого подключены соответственно к третьим и к четвертым вхоцам первого и второго регистров слова и к пятому входу первого регистра слоВа, шестой вход которого соединен с вторым входом элемента

ИЛИ и первым выходом коммутатора,. первый и второй входы которого подключены соответственно к третьему. выходу третьего регистра .слова и к четвертому выходу первого регистра слова, второй выход коммутатора соединен с контрольным входом первого накопителя.

Источники информации принятые во внимание при экспертизе

1. Патент CLtA Р 3753244, кл. 340-172 ° 5, опублик. 1975.

2. Авторское свидетельство СССР

9 385319, кл. G 11 С 29/00, 1973 (прототип) .

Составитель Т.Зайцева

Редактор Н.Бобкова Техред Л.Пекарь Корректор А.Гриценко

Заказ 8527/46 Тираж б 22 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

Il3035, 14осква, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент™, r. Ужгород, ул. Проектная, 4