Устройство для измерения времени синхронизации

(72) Авторы изобретения

И.Я.Вертлиб и Ф.Г.Гордон (71) Заявитель (541 УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ВРЕИЕНИ

СИНХРОНИЗАЦИИ

Изобретение относится к технике электросвязи и может использоваться для проверки работы тактовой синхронизации дискретных систем связи, устройств контроля дискретных каналов и таад °

Известно устройство для измерения времени синхронизации, содержащее Формирователь тактовых импульсов, первый выход которого соединен с первым входом счетчика времени и со входом датчика кода, блок регист" рации, первым вход которого является входом синхроимпульсов, а второй и третий входы соединены соответс. ственно со вторым и третьим выходами формирователя тактовых импульсов, индикатор отстаивания фазы, индика" тор опережения фазы, триггер .и элемент задержки $1) .

Однако известное устройство имеет длительное время измерения.

Цель изобретения - сокращение времени измерения.

Посталенная цель достигается тем, что в устройство для измерения времени синхронизации, содержащее формирователь тактовых им" пульсов, первый выход которого соединен с первым входом счетчика времени и со входом датчика кода, блок регистрации, первый вход которого. является входом синхроимпульсов, а второй и третий входы соединены соответственно со вторым и третьим выходами формирователя тактовых импульсов, индикатор отставания фазы, индикатор опережения фазы, триггер, и элемент задержки, введены коммутатор фазы, блок считывания и блок памяти, при этом выход блока регистрации соединен с первым входом комму татора фазы, со счетным входом триггера, с первым входом блока считывания и со входом элемента задержки, выход кбторого соединен со вторым входом счетчика времени, выход которого соединен со вторым входом

3 930 блока считывания, выход которого сое-! динен со входом блока памяти, а первый и второй выходы триггера сое- динены соответственно с объединенными вторым входом коммутатора фазы и входом индикатора отставания фазы и с объединенными входом индикатора опережения фазы и третьим. входом коммутатора фазы, четвертый и пятый входы и выход которого соединены соответственно с четвертым и пятым выходами и входом формирователя тактовых импульсов.

Причем коммутатор фазы выполнен в виде дополнительного триггера, выход которого соединен с первыми входами .первого и второго элементов И, вторые входы и выходы которых сое-. динены соответственно с выходами первого и второго дешифраторов и с первым и .вторым входами элемента ИЛИ, выход которого соединен со вторым входом дополнительного триггера, первый вход которого, третьи входы первого и второго элементов И,входы первого и второго дешифраторов и выход элементе ИЛИ являются соответственно перщюм, вторым, третьим, четвертым и пятыи входами и выходом коммутатора фазй.

Иа чертеже Дана структурная электрическая схема предлагаемого уст" ройства. .Устройство для измерения времени синхронизации содержит формирователь 1 тактовых импульсов, элемент 2 задержки, блок 3 регистрации, триг- . гер 4, датчик 5 кода, счетчик 6 времени, блок 7 считывания, блок 8 памяти, индикатор 9 отвтавания фазы, индикатор 10 опережения фазы, коммутатор 11 фазы,состоящий из дополнительного триггера 12, nepeora .1) и второго 14 элементов И, элемента

ИЛИ 15 и первого 1б и второго 17 дешифраторов, кроме того на чертеже. показан измеряемый объект 18.

Устройство работает следующим образом.

Формирователь 1 тактовых импульсов формирует тактовые импульсы. 8 блоке 3 регистрации формируется импульс 8 середине синхронного такта, совпадение этого импульса с зоной регистрируется и оценивается как наличие синхронизма.

Коммутатор ll фазы содержит pep" вый 16 и второй 17 дешифраторы, ко" торые формируют импульсы, отстающие

727 4 от границы такта на +(0,5Т-Ь1 и

"(0,5- а1, где Т - время вхождения в синхронизм;

5 - -погрешность схемы.

Элементы И,коммутируемые триггером 4, пропускают поочередно с дешифраторов импульсы на элемент ИЛИ 15, . при этом дополнительный триггер 12 разрешает .прохождение на элемент ИЛИ

Io l5 только первого после регистрации сннхронизма импульса с соответствующего дешифратора.

Из датчика 5 кода информация, совпадающая с тактовыми импульсами

is формирователя 1 тактовых импульсов, поступает на информационный вход измеряемого объекта 18, в схеме синхронизации которого начинается подстройка фазы синхронного такта. ра При совпадении зоны, сформированной в блоке 3, импульса середины синхронного такта, сформированного также в блоке 3 на его выходе формируется импульс, регистрирующий наличие

2 синхронизма. Этот импульс перебрасывает триггер 4 и взводит дополнительный триггер 12, который дает разрешающий потенциал на элементы И коммутатора 11, однако открыт будет В Один из них в зависимости от состояния триггера 4, Пусть открыт второй элейент И 14. Тогда ближайший импульс-второго дешифратора 17 через второй элемент И 14 и элемент ИЛИ

15 сбрасывает формирователь l тактовых импульсов„ смещая при этом фазу йервдающего такта на (0,5Т- Ь) в сторону, например, опережения. Одновременно задним фронтом импульса с

46 выхода элемента ИЛИ 15 сбрасывается доМлнительный триггер 12, а импульс наличия синхронизма из блока регистрации переносит через блок 7 измеренную величину- из счетчика 6 времени в блок 8 памяти и через элемент 2 задержки сбросит счетчик б времени. Восле подтягивания фазы в измеряемом объекте 18 синхронный такт в блоке 3 регистрации вновь совпадает со сформированной зоной и на выходе блока 3 вновь сформируется импульс. Триггер 4 переводится в другое состояние, при котором открывается первый элемент И 13 и закрывается второй элемент И 14. Одновременно сбрасывает дополнительный триггер 12, который открывает первый элемент И 13 по другому входу. Ближайщий импульс отставания

9307

35

50 формуда изобретения

5 открывает первый элемент И 13 по другому входу. Ближайоий импульс отставания на (0, 5Т- Д1, формируемый первым дешифратором 16 через первый элемент И 13 и элемент ИЛИ

15 сбрасывает формирователь тактовых импульсов, а задний фронт этого импульса переводит дополнительный триггер 12 в исходное состояние, запрещая прохождение через первый элемент И 13 последующих импульсов первого дешифратора 16. Одновременно импульсом с выхода блока 3 содержимое счетчика 6 времени через блок 7 переносится в блок 8 памяти, и че- 15 рез элемент задержки сбрасывается счетчик б времени. Теперь информация в датчике 5 кода вновь будет смещена по фазе на (О, 5Т- Ь) в сторону отставания и т.д.

Следует отметить, что устройство измеряет максимальное значение времени синхронизации (так как смещеwe информации осуществляется на максимальную величину " на половину такта) и позволяет быстро проверить йравильность работы схеи синхронизации при подтягивании фазы как в сторону отставания,, так и в сторону опережения. Это особенно важно при проверке аппаратуры контроля дискретных каналов, в которой для получения большой точности определения математического ожидания местоположения синхронного такта используется ма" лый шаг коррекции, большой коэффициент интеграции реверсивного счетчика, в результате чего время вхождения в синхронизм достаточно велико.

Если время синхронизации в проверяемой аппаратуре очень малое, то для разрежения быстроменяющихся показаний можно импульс переноса на вход блока 7 подключить через дели45 тель (выборочная проверка) .

Таким образом, введение новых блоков значительно сокращает время измерений.

27 d дом счетчика времени и со входом датчика кода, блок регистрации, первый вход которого является входом синхроимпульсов, а второй и третий входы соединены соответственно со вторым и третьим выходами формирователя тактовых импульсов, индикатор отставания фазы, индикатор опережения фазы, триггер и элемент задержки, о т л и ч а ю щ в е с я тем, что, с целью сокращения времени измерения, введены коммутатор фазы, блок считывания и блок памяти, при этом выход блока регистрации соединен с первым входом коммутатора фазы, со счетным входом триггера, с первым входом блока считывания и со входом элемента задержки, выход которого-. соединен со вторым входом счетчика времени, выход которого соединен со вторым входом блока считывания, вы" ход которого соединен со входом блока памяти, а первый и второй выходы триггера соединены соответственно с объединенными вторым входом коммутатора фазы и входом индикатора отставания фазы и с объединенными входом индикатора опережения фазы и третьим входом коммутатора фазы, четвертый и пятый входы и выход которого соединены соответственно с четвертым и пятым выходами и входом формирователя тактовых импульсов.

2. Устройство по и. 1, о т л и— ч а ю щ е е е с я тем, что коммутатор фазы выполнен в виде дополнительного триггера, выход которого соединен с первыми входами первого и второго элементов М, вторые входы и выходы которых соединены cootsetственно с выходами:первого и второго дешифраторов и с первым и вторым входами элемента ИЛИ, выход которого: соединен со вторым входом дополни-: тельного триггера, первый вход которого, третьи входы первого и второго элементов И, .входы первого и второго дешифраторов и выход элемента ИЛИ являются соответственно первым, вторым, третьим, четвертым и пятым входами и выходом коммутатора . фазы.

Устройство для измерения времени синхронизации, содержащее формирователь тактовых импульсов, первый выход которого соединен с первым вхоИсточники информации, 55 . принятые во внимание при экспертизе

1. Авторское свидетельство СССР и 374755., кл. H 04 Li 11/08, 1970.

930727

Составитель E.Ãîëóá

Редактор А;Куанир Техред Т. Фанта 1(орректор А.ференц

° »

Заказ 3535/86 Тираж 68 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 3-35, Раушская наб., д. 4/5 филиал ППП патент", г. Ужгород, ул. Проектная, 4