Ячейка памяти для регистра сдвига

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ()841049 (61) Дополнительное к авт. свид-ву— (22) Заявлено 20.09.79 (21) 2819311/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.

G 11 С 19/00

Гасударственный камитет

Опубликовано 23.06.81. Бюллетень № 23

Дата опубликования описания 28.06.81 (53) УДК 681.327..66 (088.8) по делам изабретеиий и открытий (72) Автор изобретения

С. А. Киселев

Всесоюзный научно-исследовательский институт охраны труда ВЦСПС (7I) Заявитель (54) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА!

Изобретение относится к вычислительной и цифровой измерительной технике и может быть применено при конструировании различных устройств и приборов, в которых необходимо осуществить преобразование информации.

Известен регистр сдвига, содержащий в каждом разряде RS-триггер и три элемента

И, шину передачи прямого и обратного кода.

Этот регистр сдвига осуществляет сдвиг информации и ее обработку, например сложение (1).

Однако он не позволяет производить умножение двоично-десятичных чисел.

Наиболее близкой по технической сущности к предлагаемой является ячейка памяти для однофазного регистра сдвига, выполненная íà D-триггерах с внутренней задержкой (2) .

Недостаток известной ячейки памяти— трудность осуществления операции умножения в двоично-десятичном коде 8—

4 — 2 — 1.

Цель изобретения — расширение функциональных возможностей ячейки памяти за счет обеспечения операции умножения чисел в двоично-десятичном коде.

Поставленная цель достигается тем, что в ячейку памяти для регистра сдвига, содержащую последовательно соединенные по

D-входам RS-триггера и DRS-триггеры и тактовую шину, введены элементы И и де5 шифраторы, выходы первого из которых соединены с R- u S- входами DRS-триггеров, первые входы первого дешифратора подключены к прямым и инверсным выходам RSтриггера и DRS-триггеров, выходы второго дешифратора соединены с одними из входов тв элементов И, другие входы которых подсоединены к тактовой шине, выход первого элемента И соединен с С-входами DRS-триггеров и первым выходом ячейки памяти; выход второго элемента И соединен со вторым входом первого дешифратора и вторым вы15 ходом ячейки памяти, инверсные выходы

RS-триггера и DRS-триггеров соединены со входами второго дешифратора.

На чертеже представлена функциональная схема предлагаемой ячейки памяти.

Схема содержит RS-триггер 1, DRS-триггеры 2, 3 и 4, дешифраторы 5 и 6, элементы И 7 и 8, RS-триггер 9 последующей ячейки памяти, тактовую шину 10, выходы пер841049

4 на один двоичный разряд. В случае, если дешифратор 6 реализует функцию 8.4 -4 2 1 и имеет единичный сигнал на инверсном выходе, тактовый импульс через элемент И

8 проходит на S-вход RS-триггера 9 последующей ячейки памяти и на импульсный вход дешифратора 5, с выходов которого импульсные сигналы поступают на R — и

S — входы DRS — триггеров 2 — 4 в соответствии с кодом числа на входах дешифратора 5.

Установка DRS-триггеров 2 — 4 производит1О ся согласно таблице.

0000

0101

0010

0110

0111

0100

1000

0110

1001

1000

Формула изобретения

Ячейка памяти для регистра сдвига, содержащая последовательно соединенные по D-входам RS-триггер и DRS-триггеры, и тактовую шину, отличающаяся тем, что, с целью расширения функциональных возможностей ячейки памяти за счет обеспечения операции умножения чисел в двоично-десятичном коде, в нее введены элементы И и дешифраторы, выходы первого из ко- 4о торых соединены с R — и S — входами DRSтриггеров, первые входы первого дешифратора подключены к прямым и инверсным

3 вого дешифратора 11 — 16, прямые и инверсные выходы триггеров 17 — 24.

Ячейка памяти функционирует следующим образом.

Пусть в ячейке памяти находится число в двоично-десятичном коде 8 — 4 — 2 — 1.

В том случае, если дешифратор 6 реализует функцию 8. 4 " 8- 4- 2 ° 1 и имеет единичный сигнал на прямом выходе, тактовый импульс через элемент И 7 проходит на R-вход RSтриггеров 2 — 4 и производит сдвиг числа

Использование элементов И и дешифраторов в ячейке памяти обеспечивает возможность умножения чисел в двоично-десятичн ном коде 8 — 4 — 2 — 1 на 2, что позволяет упростить техническое решение схемы преобразования информации. выходам RS-триггера и DRS-триггеров, выходы второго дешифратора соединены с одними из входов элементов И, другие входы которых подсоединены к тактовс1й шине, выход первого элемента И соединен с С-входами DRS-триггеров и первым выходом ячейки памяти, выход второго элемента И соединен со вторым входом первого дешифратора и вторым выходом ячейки памяти, инверсные выходы RS — триггера и DRS — триггеров соединены со входами второго дешифратора.

Источники информации, принятые во внимание при экспертизе

1. Грицевский П. М. и др. Основы автоматики, импульсной и вычислительной техники. М., «Советское радио», 1979, с. 160—

163.

2. Букреев И. Н. и др .Иикроэлектронные схемы цифровых устройств. М., «Советское радио», 1975, с. !40 (прототип).

84!049

Составитель А. Воронин

Редактор Н. Пушненкова Техред А. Бойкас Корректор M. Демчнк

Заказ 4780!8! Тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и от крытий

113035, Москва, 7K — 35, Раушская наб., д. 4/5 филиал ППП <Патент>, г. Ужгород, ул. Проектная, 4