Реверсивный регистр сдвига

ОПИС

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 11.07.79 (21) 2797343/18-24 (51)М. КЛ. с присоединением заявки Мо

G 11 С 19/00

Государственный комитет

СССР по делам изобретений и открытий

{23) Приоритет

Опубликовано 150581. Бюллетень М 18

Дата опубликования описания 15.05.81 (53) УДК681.327.66 (088.8) (72) Авторы изобретения

П.П. Святный и M Â. Соловьев (71) Заявитель (54) РЕВЕРСИВНЫЙ РЕГИСТР СДВИГА

Изобретение относится к дискретной автоматике и вычислительной технике и может быть использовано при разработке арифметических устройств.

Известен реверсивный регистр сдвига, выполненный в едином корпусе, сдвиг информации в котором происходит при помощи трех шин управления и элементов И-НЕ, И-ИЛИ j1 ).

Недостатком такого регистра является наличие трех управляющих шин управления.

Известен также реверсивный регистр сдвига, каждый разряд которого содержит 0-триггер и элемент И-ИЛИ-НЕ, сдвиг информации в котором происходит при помощи двух шин управления и элемента И-HE (2 ).

Недостатком такого регистра является то, что управление сдвигом происходит при помощи подачи управляющего потенциала.

Наиболее близким .. o техническбй сущности и достигаемому эффекту к предлагаемому является реверсивный регистр. сдвига, содержащий 0-триггер и элемент И-ИЛИ-НЕ. Сдвиг информации в регистре сдвига, построенном на данных ячейках, происходит при помощи трех управляющих сигналов, два из которых являются потенциальными (3 ).

Недостатком такого реверсивного регистра сдвига являетая необходимость трех управляющих сигналов и невозможность производить сдвиг информации от импульсных сигналов, поступающих с двух направлений.

Цель изобретения — расширение области применения регистра за счет управления сдвигом информации импульсным сигналом и.его упрощения.

Поставленная цель достигается тем, что в реверсивный регистр сдвига, 15 содержащий ячейки памяти, каждая из которых выполнена на D-триггере и элементе И-ИЛИ-НЕ, выход которого подключен к одному из входов D-триггера данной ячейки памяти, первый вход элемента И-ИЛИ-НЕ каждой ячейки памяти соединен с выходом D-триггера предыдущей ячейки памяти, второй вход элемента И-ИЛИ-НЕ каждой ячейки памяти подключен к выходу 0-триггера последующей ячейки памяти, и две шины управления сдвигом, введены два элемента задержки, два элемента ИЛИ

v. элемент И-ИЛИ, выход которого подключен к другому входу D-триггера

30 каждой ячейки памяти, выходы злемен830577 тов ИЛИ соединены с третьим и четвертыч входами элемента И-ИЛИ-НЕ каждой ячейки памяти, первый и второй входы элемента И-ИЛИ подсоединены к первым выходам элементов задержки, входы которых соединены с шинами управления сдвигом, вторые выходы . элементов задержки подключены соответственно к первым входам элементов

ИЛИ, вторые входы которых соединены с третьим и четвертым входами элемента И-ИЛИ и шинами управления сдвигом.

На фиг. 1 представлена функциональная схема реверсивного регистра сдвига (на чертеже показаны три ячейки l5 памяти); на фиг.2 — временная диаграмма, поясняющая формирование сигналов для сдвига информации вправо и влево.

Регистр сдвига (фиг.") содержит Щ ячейки памяти, каждая из которых состоит из 0-триггера 1 и элемента

И-ИЛИ-НЕ 2, элементы ИЛИ 3 и 4,элемент И-ИЛИ 5„ элементы б и 7 задержки, выход 8 (тактовая шина) элемента И-ИЛИ 5, шины 9 и 10 управления сдвигом, выходы 11 и 12 элемента 6 задержки, выходы 13 и 14 элемента 7 задержки, выходы 15 и 16 элементов

ИЛИ 4 и 3.

Регистр сдвига функционирует следующим образом.

Сдвиг информации влево (вправо) в реверсивном сдвиговом регистре происходит по переднему фронту тактового сигнала, поступающего по шине 8 при наличии разрешающего (логической

"единицы") сигнала на выходах 15 и

16 Элементов ИЛИ 4 и 3. Одновременное наличие разрешающего сигнала на выходах 1.5 и 16 элементов ИЛИ 4 и 3 40 запрещено. Для того чтобы информация регистра не разрушалась по окончанию сдвига информации, необходимо, чтобы тактовый сигнал оканчивался раньше, чем разрешающий сигнал на выходах

15 и 16.

При поступлении импульсного сигнала, например, по шине 9 передний фронт. данного сигнала на первом вью ходе 11 и втором выходе 12 первого элемента б задержки возникает с .задержкой времени t< и t (см. фиг.2а, 2б, 2в). На выходе элемента ИЛИ 3 передний фронт данного сигнала возникает без задержки (см.фиг.2д),а на выходе элемента И-ИЛИ 5 передний 55 фронт данного сигнала возникает с задержкой t. (см.фиг.2е). По окончании данного импульсного сигнала его задний фронт исчезает с задержкой времени и с . На выходе элемента Я

И-ИЛИ 5 задний фронт данного сигнала изчеза >т без задержки (см.фиг.2е), а на выходе элемента ИЛИ 3 задний фронт исчезает с задержкой > (см. фиг.?д). ° 65

Исходя из временных диаграмм, представленных на фиг.2, видно, что выполняются все необходимые условия для сдвига информации и для того, чтобы информация по окончании импульсного сигнала не разрушалась.

Аналогично происходит формирование сигналов при поступлении импульсного сигнала по шине 10 (см.фиг.2е, ...,2и,2г), Таким образом, введение двух элементов задержек, двух элементов ИЛИ и элемента И-ИЛИ позволяет производить сдвиг информации в реверсивном регистре сдвига путем подачи одного импульса по одной из шин управления, не используя дополнительные управляющие потенциалы.

Испольэование изобретения позволяет сократить количество управляющих сигналов, необходимых для управления реверсивным регистром сдвига, что упрощает построение устройства управления.

Формула изобретения

Реверсивный регистр сдвига, содержащии ячейки памяти, каждая из которых выполнена на 0-триггере и элементе И-ИЛИ-НЕ, выход которого. подключен к одному из входов 0-триггера данной ячейки памяти, первый вход элемента И-ИЛИ-HE каждой ячейки памяти соединен с выходом 0-триггера предыдущей ячейки памяти, второй вход элемента И-ИЛИ-НЕ каждой ячейки памяти подключен к выходу

0-триггера последующей ячейки памяти, и две шины управления сдвигом, о тл и ч а ю шийся тем, что, с целью расширения области применения регистра за счет управления сдвигом информации импульсным сигналом и его упрощения, в него введены два элемента задержки, два элемента ИЛИ и элемент И-ИЛИ, выход которого под.ключен к другому входу 0-триггера каждой ячейки памяти, выходы элементов ИЛИ соединены с третьим и четвертым входами элемента И-ИЛИ-НЕ каждой ячейки памяти, первый и второй входы элемента И-ИЛИ подсоединены соответственно к первым выходам элементов задержки, входы которых соединены с шинами управления сдвигом, вторые выходы элементов задержки подключены соответственно к первым входам элементов ИЛИ, вторые входы которых соединены с третьим и четвертым входами элементами И-ИЛИ и шинами управления сдвигом.

Источники информации, принятые во внимание при экспертизе

1. Временное руководство по применению ИС сер. 133. ЦНИИ "Агат"

830577

KA-Э22-104640. М., 1975, с. 34, рис. 11..

2. Временное руководство по применению ИС сер. 133. ЦНИИ "Агат", KA-Э22-104640,М.,1975,с.136,рис.55.

3. Микросхемы интегральные голупроводниковые. Отраслевой стандарт.

Сер. К 155. руководство по применению, ОСТ 11 бКО, 340. 012.-74, с. 113, рис. 60 (прототип).

830577

Составитель A. Воронин

Техред 3 фанта Корректор М. Коста

Редактор М. Циткина

Тираж 645 Подписное

ВНИИПИ Государственного комитЕта СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушскай наб., д. 4/5

Заказ 3713/81

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4