Преобразователь двоичного кода в двоично-десятичный код

Союз Советскив

Социалистических

Республик

GAИСЛНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1iii 742923 (6l ) Дополнительное к авт. свил-ву(22) Заявлено 06,01.78 (21)256726 2/18-24 (51)М. Кл.

G 06 Р 5/02 с присоедкнеииет1 заявки ¹â€”

Гасудератввкный иамитет (23) Приоритет— ао делец иэааретеккй и аткрыткй

Опубликовано 25.06.80. Бюллетень № 28 (53 ) УД f(6 81.325 (088.8) Дата опубликования оиисания 30.06.80 (72) Автор изобретения

В. Л. Кабанов (7!) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО ДЕСЯТИЧН(звй КОД

Изобретение относится к ввтоматике и вычислительной технике и может быть иопользовано при построении устройств преобразов ания информации.

Известен преобразователь двоичного кода в двоична-десятичный код, содержа1ций регистр, разделенный на тетрады, четырехразрядный счетчик, накопительный сумм втор, блок управления вычитанием, блок анализа знака числа, блок формировании управляющих сигналов 11)

1О

Недостаток известного преобразователя состоит в большом объеме аппаратуры, что связано с наличием накопительного сумматора.

Наиболее близким к предлагаемому по

15 технической сущности и достигаемому ðåзультату является преобразователь двоичного кода в двоичнс-десятичный код, содержаций сдвиговый регистр, вычитатель и блок управления, выход которого соеди20 нен с управляюшими входами регистра сдвига и вычитателя, первый вход вычитателя соединен с выходом сдвигового ре2 гпстрэ, Кроме того, это устройство содержит формирователь двоичных эквивалентов и переключатель двоичных эквивалентов 2) .

Недостатком этог о преобразователя является относительно большой объем anп аратуры.

Цель изобретения — упрощение преобразователя за счет новой реализации блока деления на десять.

Поставленная цель достигается тем, что преобразоватечь содержит коммутатор, четырзхразрядньтй сдвиговый регистр и дешифратор, первый ахоп которого соединен с выходом сдвигового регистра, второй вход дешифратора соединен с выходом четырехржряпного сдвигового регистра и первым входом коммутатора, второй вход которого соединен с выходом вычитателя, первый выход коммутатора соединен с входом четырехразрядного слвигового регистра„второй выход соединен со входом сдвнгового ретистра, а третий выход коммутатора соединен со вторым входом вычиталеля, управля1ащие вхадь1 пе1лифратара, четырехразрлдного сдвцтовога регист12а и коммутатора соединены с выхапом блока у ир ав ле нил, HQ фиг. 1 приведена блок-схема преоб= разавате1111:. EIQ фиг. 2 и Э = саедl!lleilile основных алаков преобразователя В peluI= мax Вычисления ocTQTKQ и Вlячлсленил чР" стОтногО соответственна ца фиГ, 4 фун- кциональная схема коммутатора, г1ешифрдг072а и блОка р правлеlгияс

Преобразовагель состоит из спвиговато регистра 1„имеющего г1, разрядов, сдвиг в котором осуществляется в сторону младшик разр11дов, 12ыхап 7гчлев ага разряд а сдвигавога регистра 1 соединен со вхопом уменьшаемого вычитателя 2. БbtxoG вычнтагеля 2:эрез коммутатор 2 саед11нен со входам старшего разряда четырех72азряп=

1101 О сдвигаВОГО регистра 4, сдВ11т В кота-" рОм также осуществляется в сторону младших 1Н2зрitлoa . В IxoG lгу 1ев ОГО разряд n реГпстра .L coet! Itltеп с первым входам лешпфратара 5, причем значение этога разряда в Getlttgpaтора запоминается. На комбцнагп10цну10 часть дешифратара 5 заведе=

1сь1 с 1ГРа11ы c B :.ixoi70в Всех разрядов ре гцсгра 4. Выходы деш11фратоаа 5 явлгпат-: ся ш111;ам11 выходе десяти-гной цифры.

Бхоп (71-1)-го разряда регистр=- 1 саепи11яетс11 через коммутатор Э лпбо с вь1ходом вы"п1тателя 2, лпба с Bb!xoflo!.t нулевого разряда регистра 4- (фиг,2 и Э).

Вход вычитаемого вы 1ит атолл 2 соед11няется через коммутатор 3 либо с BblxoGOM второго разряда регистра 4, либо с выxoG0M того разрядa регистра 4, номер которого, увелцченпый ца И., кратен че 1 ыре1 с Выход э ГОГО разр51да обозначает ся символом 40, Выход следующего па старшинству разряда регистра 4, либо выход нулевого разряда жгистра 4 (если ..Имволам 60 обозначен Выход т тьаго аа p1I l1 r1 pe I èñòð а 4 J абаз11 ач ает ся с11мв О»лам 81 . Аналогично выхадь1 следующих по старшинству разряпав регистра 4 сбозначщатся 8 и 43 . BxoG третьел

--о рвэряда ре-гистра 4 соединяется через коммутатор 3 либо с Bblxonov вычитателя 2, либо с выходам пулевого разряда регистра 4, Блок 6 управления состоит (ф11г. 4) из счетчика 7, имеющего не

Г\ менее с7с+ состояний, дешлфратора 8 режимов, элемента запрета тактов н элемента И71И. Оц обеспечивает па тактовой сорин импульсов на шине 9 и сигналу Выпать цифру на шине 10 наличие сле:=

ДУ1П7ПИУ уцраВЛятС 1тИХ 01Гт1ВЛОВ рЕж11М Вт,тч11сления остатка (выход 11) ца время д,с

7 И..г - севу ibTQT В1- ита1п1я;

Д -И г — -:-аСТНСЕ 01 ДЕЛЕНИЯ ИСХОДНО: .О ЧИСЛ li 7с а ДЕ СЯТЬ;

R — «статок от 1эления на пять

Г le уMРEIhllleННОГ ";. Вдвoe ИCKOGHO

-o числа: с целое число, удавлетворяюшее условию 7 6 ) И

Эта редставление пвоичнога числа может б-.—.;-.-ь получено путем преобразования выра:1;01ьчя В(c- ") = Р.(Eood t)

1;: —.и 12 -простом ч Q:ó делящемся на

2923 подсчета счетчиком 7 первых М.+4 тактавьгх импульсов, режим вычисления ча сгного (выход 12) на время попсчета счет п1ком опвпуЮщих .77. таКтОВЫх импульсов и режим "Епфра выпана" (выл

-. ад j,Ç) после подсчета с IeTtlllzov@+4 тактовых импульсов Go прихода сигнала

"Выдать цифру .

Вы п1татель 2 состоит из комбиниро10 Ballllîãà одноразрядного блока вычитания и тактирующего триггера задержки. Zleшифратор 5 помимо комбинационной части содержит триггер запоминания значения нулевого разряда регистра 1. Входной

l3 код поступает на преобразователь по шине

14, а двоична-десяти п1ьй кад результата вырабатывается на шине 15, РЖота предлагаемого преобразователя осуп1ествляется путем деления исхопнога

20 GBOIIчного числа на десять с образованием остатка, который и представляет собой цифру из эксивалентной песятичной последовательности и частного, являющегося иаХОДНЫМ ДВОИЧНЫМ Ч ИСЛОМ Д 1Я ВЫЧИСЛЕНИЯ

25 следующей цифры песятичнаго эквивалента.

Определение результата деления происходит В два этапа, На первом производится

Вычисление двоичного числа, которое будучи умноженным на пять, COBIIQGQBT в

30 своих младших разряпах са значениями разрядов с первого по й-1 делимого, а во всех более старших разрядах имеет нулевое значение, Эта достигается вычитаlпlе м из исх ОднОГО п1 сл а, сдВи 77ут ОГО

35 на опин разряп вправо двоичного числа значе1ия нулевого и первого разряпав которого равны нулю, значение второго разряда равно значе7П1ю нулевога разряпа образующейся разности, значение третьего разряпа равно значению первого разряда образующейся разности и т,д, Результатом Вычитания будет число, ti eti tt Р - B. --ia

6о 6 Ч 6 62. 3 о 1

Заем э ° е °

01 100

Вычитаемое являющего следствием теоремы Форма и свойств сравнений.

Второе слагаемое представляет собой периодическую двоичную последовательность, поэтому результат вычитания в 5 своих старших разрядах однозначно опре=депяет остаток и код, позволякщий скорректировать результат rio получения цастного. На втором этапе вычитанием корректирующего кода из результата вычислений первого этапа формируется двоичное число, являющееся частным от деления- исходного числа на десять.

B исходном состоянии регистр 1 обну . лен, триггер задержки в вычитатепе нахо дится в нулевом состоянии, дешифратор режимов запрещает выдачу управляющих сигналов из устройства управления. По шине 14 в сдвиговый регистр 1 занесено число, требующее преобразования. По сит- 28 нэпу на шине 10 "Выдать цифру", происходит занесение нулевого разряда исхопного числа в триггер запоминания нулевого разряда в дешифраторе 5, сдвиг числа в регистре 2 на олин разряд вправо, что рав- >5 носипьно делению чиспа на два, обнуление регистра 4, обнуление счетчика 7 в блоке управления. Дешифратор 8 режимов устанавливает режим вычисления остатка и через коммутатор 3 происходит следующее соединение основных блоков преобразователя (фиг. 2).

На каждый тактовый импульс происходит сдвиг вправо содержимого сдвиговых регистров и формирование в них вычитае- мого и вычитание с помощью вычитателя

2 двоичного числа. По прошествии %+4 тактов в регистре 1 находится И. младших

1 разрядов двоичного числа Ап., в регистре 4 нахопится двоичное число, опре- @ деляемое вторым слагаемым в приведенном выражении, В случае, если содержимое регистра 4 не равно нулк триггер задерж» ки вычитателя находится в единичном состоянии. Дешифратор режимов 8 устанавли вает режим вычисления частного и через коммутатор 3 происходит соединение ооновных блоков .преобразователя (фиг. 3).

Уменьшаемое ... О О О О О

Разность 1 О О 1.1 (к

Код 1001 — есть число, равное:

На каждый тактовый импульс происходит сдвиг вправо содержимого сдвиговых регистров и формирование с помощью вы -if éòÎëÿ 2 в регистре 1 значения част ного от деления исходного числа на десять, В регистре 4 сохраняется значение находящегося в нем кода. По прошествии ь- тактов в рэгистре 1 находится частное

ANg в двоичном коде, в регистре 4 - двоичный код, определяемый вторым слагаемым приведенного выражения, триггср задержки вычитателя находится в нулевом состоянии. Дешифратор реиямов устанавливает режим "Инфра выдана" и запрещает прохождение тактовой серии на счетчик 7 в устройстве управления. На выходе дешифратора 5 находится двоично-десятичный код остатка от деления исходного числа на десять. Значения сигналов на выходах комбинационной части дешифратора (С, Ср, Ci ) связаны со значениями сигналов на входах комбинационной части geшифратора (3о, 6i, 4р, 3y ) выражениями:

Преобразователь находится в состоянии ожидания сигнала Выдать цифру" на выдачу следующей цифры десятичного эквавилента. После прохождения количества .*.;иклов, равного разрядности десятичного числа, регистр 1 имеет нулевое значение и устройство приходит в иссодное состояние.

Рассмотрим пример преобразования восьмиразряпного числа 1100 1101 (205). Пусть это младшие восемь разрядов некоего больгего двоичного числа, разряды которого начиная с девятого до о(К- ) р ы у

Сдвинув его на опии разряд вправо, вычитают из него двоичное число, первый и нулевой разряды которого — нули, второй - нулевой разряд образующейся раз ности, третий - первый разряд образуюшейся разности и т д гистр 4 Регистр 1

742923 S чепную периодическую последователь ность, находящуюся в . регистре 1, (В данном примере вычитатель сохраняет зае?и). от деления па (Выделяется доисттол ьзу я ?той у»

Заем уме?тип стем ое, 3 0 .1 0 1 1 1 0

Вычттт !оМое 1 0 0 1 1 0 0 1

4 т.„, 0001 01 3 0

Разность

Результатом является код 0001 0110 (20).

Б денном преобразователе увели тепие разрядттосттт исходных двоичных чисел, требутащих преобразов ания, отражается лишь IItt увеличетппт количества логических элементов в с?твттгово?.1 рет истре члстта., При испоптзоваппи извесгпых устройств )0

jÂeëï leíèe разряц1тосl и исхОдптях двоичных чисел Отражается в осповтк>м на количест-Ве логических элементов В ттатсаплттватоцтст?.т сумматоре. Количество элэметггов В остальпо и части как D известном, TGK и В пред- /5 лагаемом преобразователе равноценно и соотВетстВует реализации деся 111 разрядов сдвттгового регистра. т?ак апливатотций сумм ЯГОР требует ВПВОе бОльшего котти -1есГВ а ттогттческт?х элеме нт013, чем сдвттт овый pe" 30 гистр той же разрядпости. Так как В устройств ах автоматики ттти ро кое р аспро странение получает десятичная ттттдлкацття па электронно-пучеВых трубках, требутощая гтоследовательиот о В It!otto десятичных цифр, 35 предлагаемый преобразователь удовлетворяет требованиям по бьтстродействшо.

Положительный эффект заключается в уменьшении кол ичества логических элементов.

Экономия количества логических элеметт=- д0 тов составляет 30% для десятиразрядного преобразователя и более для преобразователей большой разрядности.

Формул а изоб ретc ït: я

Пpeobразогатель двоичного ltotlа В дв >пчн о-десяти тит,тй код/ содержащттй санит-О.?видетельство СССР т? 08 ?- 5)02, 1972, ce?" :,eTå."üñòâo СССР

Я 06 Е Л/02, 1973

1. Авторстсс .

)й 42 "069, к

1 В ГО Р = :СО Е.

rI Sf, "., 1 ;» /1 (11 ->тотпп) .

7 (./T сюд K g= 2, а Ост BToK десять есть: 2Я+ +o-5 шифратором) .

1?аходттм It?OTIIOO, вьтй регистр, вычитатель и блок управле ппя, выход которого соединен с управляюцтими Входами регистра сдвига и вычитаTet?a»pepÂûé вход вычитателя соединен с

Выходом сдвигового регистра о т л и ч а»

lo шийся тем, что„с целью упрощения преобразбв ателя он Содержит коммутатор, "-тетьФехразрядттьтй сдвиговый регистр и дешифратор, первый вход которого соединен с выходом сдвигового регистра, второй вход дещифратора соединен с выходом четырехразрядного сдвигового регист ра и первым входом коммутатора, второй в,.од которого соединен с выходом вычи« тателя, первый rûõott коммутатора соединен с входом четырехразрядного сдвиговс го регистра, Втот ой выход соединен со входом сдвигового регистра, а третий выход коммутатора соединен со вторым входом вычитателя, управляк щтте входы дешифратора четырэхразрядного сдвигового регистра и кс?ммутагора соединены с выходом блока управления.

Источники информ ацитт, принятые во Внимание при экспертизе

Юц» 4

Составитель М. варшавский

Редактор Т. Киселева Текред О, Легеза Корректор M. Пожо

Заказ 3618/3. Тираж 751 Подписное

П.НИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

@ипиап ППП Патент, г. Ужгород,, ул. Проектная, 4